SoC 클럭 설계 이해

 

SoC 클럭 설계 이해

클럭은 동기식 디지털 시스템에서 핵심적인 역할을 하며, SoC(시스템 온 칩) 내부의 모든 이벤트는 클럭 신호에 의해 제어됩니다. 클럭 주파수는 처리량(Throughput)과 성능(Performance)을 결정하는 중요한 요소입니다. 하지만 클럭을 효과적으로 배포하는 것은 복잡한 설계 트레이드오프를 포함하는 중요한 문제입니다.

1. 클럭 스큐(Clock Skew)

클럭 스큐는 클럭 신호가 서로 다른 플립플롭(FF)에 도착하는 시간 차이를 의미합니다.

• 양의(Positive) 클럭 스큐: 캡처 플립플롭(FF2)에서 클럭이 늦게 도착 → Setup Timing이 유리하지만 Hold Timing이 어려워짐.
• 음의(Negative) 클럭 스큐: 런치 플립플롭(FF1)에서 클럭이 늦게 도착 → Hold Timing이 유리하지만 Setup Timing이 어려워짐.

 

또한 스큐는 다음과 같이 나뉩니다:

• 로컬(Local) 스큐: 직접 연결된 FF 간의 클럭 도착 시간 차이 → 타이밍에 직접적인 영향.
• 글로벌(Global) 스큐: 전체 SoC 내 FF 간의 클럭 도착 시간 차이 → 클럭 배포 품질 평가에 사용됨.

2. 라우팅 리소스(Routing Resources)

클럭 신호의 배포는 많은 칩 배선 리소스를 차지합니다.

• 클럭 신호는 전력(Power) 배선과 경쟁하여 최상위 금속층을 사용할 때가 많음.
• 비표준 라우팅(NDR, Non-Default Routing) 기법을 적용하여 두꺼운 배선 및 간격 조정 가능.
• 고주파 신호인 클럭은 차폐(Shielding)하여 노이즈를 줄이기 위해 전원/그라운드 신호로 보호됨.

3. 클럭 전력(Clock Power)

클럭 신호는 전체 소비 전력의 50% 이상을 차지할 수도 있습니다.

• 동적 전력(Dynamic Power): 클럭이 토글될 때 소비되는 전력 → 주파수, 전압, 배선 용량에 따라 결정됨.
• 내부 전력(Internal Power): 클럭 셀 내부에서 발생하는 크로스바 전류에 의해 소모됨 → 클럭 Slew에 따라 영향을 받음.

4. 온칩 변동(OCV, On-Chip Variation)의 영향

제조 공정, 전압, 온도 등의 변화로 인해 클럭 지연이 발생할 수 있습니다.

클럭 네트워크에서 분기점 이후의 클럭 경로는 OCV 영향을 많이 받으므로 타이밍 분석이 중요합니다.

5. 클럭 트리 분배 방식

• 클럭 메쉬(Clock Mesh): 균일한 클럭 분배 → 높은 성능, 높은 전력 소비.
• 단일 소스 CTS(Single-Source CTS): 클럭 게이팅이 쉬움 → 저전력, 스큐가 클 수 있음.
• 멀티 소스 CTS(Multi-Source CTS): 중간 형태 → 적절한 균형 유지.

6. 결론

SoC의 클럭 설계는 성능, 전력, 라우팅 자원 간의 균형을 맞추는 것이 핵심입니다.

• 고성능이 중요하면 → 클럭 메쉬 사용.
• 저전력이 중요하면 → 단일 소스 CTS 사용.
• 균형을 맞추고 싶다면 → 멀티 소스 CTS 사용.

설계자는 목표에 맞춰 최적의 클럭 트리 아키텍처를 선택해야 합니다!