Zeah Engineering Factory

이제까지 네트워크 설계와 시뮬레이션 도구에 대해 살펴보았으므로, 본 장에서는 여러 시뮬레이션 예제를 제시한다. 이 예제들은 특정 네트워크나 라우터 설계의 세부 연구를 위한 것이 아니다. 대신, 일반적인 interconnection network에서 수행할 수 있는 유용한 실험들을 소개하고, 흥미롭고 때로는 직관에 반하는 결과들을 강조하기 위한 것이다.

본 장의 모든 시뮬레이션은 Appendix C에 기술된 상세한 flit-level simulator를 사용해 수행되었다. 별도로 명시하지 않는 한, 라우터는 input-queued이며 input speedup은 2이고, virtual-channel flow control을 사용한다. 각 입력 포트마다 8개의 virtual channel이 존재하며, 각 virtual channel에는 8개의 flit buffer가 있어, 입력 포트당 총 64개의 flit이 버퍼링된다. 모든 packet의 길이는 20 flit이다. virtual-channel 할당과 switch 할당은 모두 iSLIP 알고리즘을 사용해 수행된다. 현실적인 파이프라인 구조가 가정되며, 라우터의 hop당 지연(latency)은 3 cycle이다.

25.1 라우팅

이전 장들에서 보았듯이, 라우팅은 낮은 offered traffic에서는 짧은 latency를, 트래픽이 증가함에 따라 높은 saturation throughput을 유지하려는 섬세한 균형을 요한다. 먼저 라우팅 알고리즘이 latency에 미치는 영향을 살펴보고, zero-load latency 및 ideal throughput이라는 간단한 지표와 실제 네트워크 성능 사이의 관계를 분석한다. 흥미롭게도, 라우팅 알고리즘마다 그 이상적 성능에 얼마나 근접하는지가 다르다. 일반적인 평균 latency 지표뿐 아니라, 라우팅 알고리즘에 따라 발생하는 message latency의 분포도 함께 살펴본다. 이어지는 두 번째 실험 세트에서는 라우팅 알고리즘의 throughput에만 초점을 맞추고, 무작위로 생성된 traffic pattern에서 두 알고리즘의 성능을 비교한다.

25.1.1 Latency

이번 실험에서는 8-ary 2-mesh 구조에서 라우팅이 latency에 미치는 영향을 살펴본다. 먼저 interconnection network 연구에서 가장 흔히 사용되는 그래프인, uniform traffic 하에서 offered traffic 대비 latency 그래프부터 시작한다. 그림 25.1은 네 가지 라우팅 알고리즘의 성능을 비교한다: dimension-order routing (DOR), Section 9.2.2와 [135]에서 설명한 randomized minimal 알고리즘 (ROMM), Valiant의 randomized 알고리즘 (VAL), 그리고 minimal-adaptive routing 알고리즘 (MAD). MAD는 Duato의 알고리즘을 기반으로 하며, deadlock-free 하위 기능으로 DOR을 사용해 구현되었다.

낮은 트래픽 상황에서는 zero-load latency가 시뮬레이션 latency를 정확히 예측한다. flit이 채널을 통과하는 데 걸리는 시간을 cycle 단위로 정의하면, 라우터의 지연은 tr=3tr = 3tr=3 cycle이고, packet 길이가 20 flit이므로 serialization latency는 20 cycle이다. 예를 들어, minimal 알고리즘의 zero-load latency는 다음과 같이 계산된다:

T0=tr⋅Havg+Ts=3(163)+20=36 cyclesT_0 = tr \cdot H_{avg} + T_s = 3 \left( \frac{16}{3} \right) + 20 = 36\ \text{cycles}T0​=tr⋅Havg​+Ts​=3(316​)+20=36 cycles

이는 그림에 표시된 값과 같다. 마찬가지로, VAL의 zero-load latency는 52 cycle로 계산된다. 물론 트래픽이 증가하면 contention latency가 지연의 주요 요소가 되고, 각 latency 곡선의 수직 점근선은 각 라우팅 알고리즘의 saturation throughput에 의해 결정된다.

flow control을 정확히 모델링하고 있으므로, 라우팅 알고리즘들은 이상적인 throughput보다 낮은 수준에서 saturation이 발생한다. minimal 알고리즘(DOR, ROMM, MAD)의 경우 이상적으로는 네트워크 용량의 100%까지 수용할 수 있지만, Valiant의 경우 이상적으로는 그보다 낮다.

DOR은 전체 용량의 약 90%에 근접하고, ROMM과 MAD는 약 75%에 도달한다. 이러한 차이는 ROMM과 MAD 알고리즘에서 deadlock을 방지하기 위해 virtual channel을 분할했기 때문이다. DOR은 mesh 구조에서 본래 deadlock-free이기 때문에, 모든 경로가 자유롭게 virtual channel을 사용할 수 있다. 대부분의 분할 구조에서 그러하듯이, 이는 부하 불균형(load imbalance)을 유발할 수 있으며, 그로 인해 ROMM과 MAD 알고리즘의 실제 throughput이 낮아지는 결과를 초래한다. VAL도 역시 deadlock 방지를 위해 자원을 분할해야 하지만, 자연스러운 부하 분산(load balancing) 특성 덕분에 이상적인 값의 약 85%까지 도달할 수 있다.

그림 25.2는 동일한 토폴로지와 네 가지 라우팅 알고리즘에 대해 transpose traffic pattern 하에서 latency 대 offered traffic 곡선을 보여준다. 이 비대칭적인 트래픽 패턴은 부하를 분산하기 어려워 DOR의 성능이 낮으며, 약 35% 용량에서 saturation이 발생한다. ROMM은 약 62%까지 throughput을 끌어올리며 다소 개선된 성능을 보인다. 그러나 MAD는 모든 알고리즘을 능가하며 DOR보다 두 배 이상 높은 throughput을 달성하고 75% 이상의 용량에서 saturation이 발생한다. VAL도 DOR보다는 나은 성능을 보이며 약 43%의 용량까지 도달한다. 이처럼 transpose와 같은 어려운 트래픽 패턴에서의 성능도 중요하지만, neighbor traffic과 같이 쉬운, 지역적인 트래픽 패턴에서의 성능도 중요하다. 그림 25.3은 neighbor traffic 하에서의 결과를 보여준다. 이 경우 minimal 알고리즘들은 모두 동일한 이상적인 throughput을 가지지만, DOR은 그 단순함과 본래의 deadlock-free 특성 덕분에 ROMM과 MAD보다 유리하다. 예상대로 VAL은 앞의 두 트래픽 패턴과 같은 성능을 보인다.

앞의 세 실험에서는 평균 latency를 사용했지만, 개별 packet latency를 살펴보면 특정 시뮬레이션에서 관찰되는 latency 범위와 분포에 대한 통찰을 얻을 수 있다. 예를 들어, 그림 25.4는 uniform traffic 하에서 dimension-order routing을 사용하고 네트워크 용량의 20% offered traffic 하에서 (0,0)에서 (0,3)까지, 그리고 (0,0)에서 (4,4)까지 전송된 packet의 latency 분포를 보여준다. 낮은 부하에서는 거의 contention이 발생하지 않으며, 대부분의 packet은 최소한의 cycle만에 전달되며, 이는 그래프의 왼쪽 끝에 나타나는 큰 스파이크로 표현된다.

(0,0)에서 (4,4)까지의 packet은 hop 수가 많아 latency가 증가한다.

같은 조건에서 Valiant의 라우팅 알고리즘을 사용해 시뮬레이션을 수행하면 보다 흥미로운 분포를 보인다(그림 25.5). 각 packet은 무작위 중간 노드를 경유하기 때문에 path 길이에 다양성이 생긴다. 특정 경로 길이마다 dimension-order routing과 유사한 분포가 생성되며, Valiant 알고리즘의 전체 latency 분포는 이 여러 분포의 가중 합(superposition)으로 형성된다. 예를 들어, (0,0)에서 (0,3)으로의 라우팅에서는 대부분의 packet이 비최소 경로를 따라가므로 종 모양(bell shape)의 분포가 나타난다. (0,0)에서 (4,4)까지의 packet은 source와 destination 간 거리가 더 멀기 때문에 중간 노드가 최소 사분면(minimal quadrant)에 속할 확률이 높아지고, 이 경우 전체 경로가 최소 경로가 되어 분포가 왼쪽으로 이동하는 현상이 발생한다.

25.1.2 Throughput 분포

이제부터는 라우팅 알고리즘의 throughput 성능에만 초점을 맞춘다. interconnection network를 평가할 때 일반적으로 사용하는 표준 트래픽 패턴은 네트워크의 극단적인 상황에서의 성능은 잘 보여주지만, 평균적인 동작 특성을 평가하기에는 적절하지 않을 수 있다. 이러한 제한을 보완하기 위해, 다양한 무작위 permutation traffic pattern에 대해 throughput을 평가할 수 있다.

이 실험에서는 8-ary 2-cube 네트워크에서 dimension-order와 minimal adaptive routing의 throughput을 500개의 무작위 permutation 샘플에 대해 측정하였다. 그 결과는 그림 25.6에 나와 있다. dimension-order routing은 약 27%와 31% 지점에서 두 개의 뚜렷한 피크를 가지며, 전체 평균 throughput은 약 29.4%이다. 반면, minimal adaptive routing은 보다 고르게 분포되며 33% 근처에서 하나의 넓은 피크를 가지며, 평균 throughput은 약 33.3%이다. 이는 dimension-order routing보다 약 13.3% 높은 성능을 나타내며, adaptive routing이 제공하는 잠재적 이점을 보여준다.

virtual channel router를 설계할 때 일반적으로 고정된 양의 하드웨어 리소스를 virtual-channel buffer 구현에 할당한다. 설계자는 이러한 리소스를 어떻게 분할해야 네트워크 성능을 극대화할지를 결정해야 한다. 예를 들어, 깊은 buffer를 가진 적은 수의 virtual channel이 얕은 buffer를 가진 많은 virtual channel보다 더 나은 성능을 제공할 수 있을까?

그림 25.7은 8-ary 2-mesh 네트워크에서 다양한 virtual-channel 분할 방식에 대한 성능을 보여준다. 각 구성에서 virtual channel 수와 각 virtual channel의 깊이를 곱한 전체 buffer 용량은 일정하게 유지된다. 이 실험에서는 몇 가지 경향을 관찰할 수 있다. 첫째, virtual channel 수가 증가함에 따라 throughput이 증가하는 경향이 있다. 그래프에는 나타나지 않았지만, 8개의 virtual channel 구성은 4개 구성보다 약간 더 높은 saturation throughput을 가진다. 둘째, virtual channel 수가 증가하면 saturation 이하에서는 latency가 증가한다. 이는 virtual channel이 많을수록 packet의 interleaving이 심해져서, 네트워크 전체에서 packet이 "늘어나는" 현상이 발생하기 때문이다. 이와 같은 interleaving 효과는 switch allocator가 block되지 않았고 이전 라운드에서 할당을 받은 packet에 우선순위를 부여함으로써 줄일 수 있다. 다만, 패킷 길이가 가변적인 경우 starvation이나 fairness 문제를 피해야 하므로 설계자가 주의해야 한다.

throughput 경향의 예외는 16개의 virtual channel을 사용하는 경우이다. 이 구성의 zero-load latency가 다르다는 점이 근본적인 문제를 나타낸다. router 모델이 pipelining 지연을 포함하고 있기 때문에, buffer의 credit loop latency는 한 cycle보다 크다. 게다가 virtual-channel buffer의 깊이가 이 지연을 감당하지 못할 만큼 작아지면, virtual channel은 100% utilization을 유지하지 못하고 credit을 기다리며 stall 상태에 빠진다. 이는 16.3절에서 설명한 것과 동일한 현상이며, zero-load latency와 saturation throughput 모두에 영향을 준다.

virtual channel의 하드웨어 비용을 전체 buffer 용량으로 근사하는 것이 타당할 수는 있지만, virtual channel 수를 늘린다고 해서 latency 측면에서 항상 무료로 이득을 보는 것은 아니다. 일반적으로 virtual channel 수가 증가하면 virtual-channel 할당 시간이 길어지며, 이는 router의 파이프라인 처리에 영향을 준다. 이로 인해 zero-load latency가 증가하고, virtual channel 재할당에 더 많은 시간이 소요되어 saturation throughput이 약간 감소할 수 있다. 앞서 언급한 credit loop를 고려할 만큼 충분한 깊이가 없는 shallow buffer와 많은 virtual channel 조합은 종종 성능의 한계를 만든다. 그럼에도 불구하고 non-interference와 같은 다른 중요한 고려 사항 덕분에 이러한 극단적인 분할 방식도 여전히 설계에서 매력적인 선택이 될 수 있다.

25.2.2 네트워크 크기 (Network Size)

네트워크 크기는 이상적인 throughput 대비 실제 달성 가능한 throughput 비율에 큰 영향을 줄 수 있다. 그림 25.8은 uniform traffic 조건에서 네 가지 mesh 네트워크의 latency 대 offered traffic 곡선을 보여준다. 각 네트워크는 동일한 채널 크기와 동일한 라우터를 사용하므로, 네트워크의 전체 용량은 radix에 의해 결정된다. 예를 들어, 4-ary 3-mesh와 4-ary 4-mesh의 용량은 4b/k = b이고, 8-ary 2-mesh는 4b/k = b/2로, radix-4 네트워크의 절반 수준이다.

겉보기에는 동일한 라우터로 구성된 다양한 네트워크가 비슷한 수준의 capacity fraction을 달성할 것처럼 보이지만, 실험 결과는 그렇지 않다. 실제로는 capacity fraction이 일정하지 않고, 네트워크의 radix에 따라 결정되는 경향이 있다. radix-4 네트워크는 약 65%에서 saturation이 발생하고, radix-8은 약 80%, radix-16은 약 83%에서 saturation이 발생한다. 추가 실험을 통해, 실제 달성 throughput은 radix에 의해 결정된다는 경향이 확인된다.

이러한 결과는 네트워크 크기와 flow control 간의 상호작용으로 설명할 수 있다. capacity의 비율로 표현하면 네트워크 간 성능 비교가 쉬워지지만, 각 노드에서 실제로 주입되는 절대 throughput은 감춰진다. 앞서 언급한 바와 같이, radix-4 네트워크의 노드는 8-ary 2-mesh보다 2배, 16-ary 2-mesh보다는 4배 더 많은 트래픽을 주입할 수 있다. 시뮬레이션에서 각 노드의 injection process는 동일하지만, 전체 네트워크의 트래픽은 크게 다르다. radix-4 네트워크에서는 적은 수의 노드가 많은 트래픽을 생성하고, 큰 radix 네트워크에서는 더 많은 노드가 적은 양의 트래픽을 생성한다. 이러한 트래픽 특성 차이는 flow control에 큰 영향을 미친다. 소수의 강한 source는 순간적인 load(즉 burstiness)를 많이 발생시키며, 많은 수의 약한 source는 burstiness가 작다. 이 burstiness를 완화하는 것이 flow control의 역할이며, 이 성능은 노드당 buffering 양에 따라 달라진다. 동일한 라우터를 사용하는 상황에서는, 작은 radix 네트워크는 burst 완화 능력이 떨어져 전체 capacity의 더 낮은 비율만 달성할 수 있게 된다.

25.2.3 Injection Process

앞의 실험에서처럼 네트워크 크기가 성능에 영향을 줄 수 있으며, 이때 traffic의 burstiness가 중요하게 작용한다. 본 절에서는 injection process의 burstiness를 직접 조절함으로써 flow control 성능에 미치는 영향을 더 자세히 살펴본다.

burstiness의 가장 단순한 원천은 packet의 크기이다. 평균 주입률이 매우 낮은 경우라도, 주입 단위는 항상 packet이며, 이 packet은 다수의 flit으로 구성될 수 있다. 이는 특정 노드로 향하는 flit의 burst라고 볼 수 있다. 그림 25.9는 packet size가 네트워크 성능에 미치는 영향을 보여준다.

데이터에서 관찰되는 주요 경향은 packet size가 커질수록 latency는 증가하고 throughput은 감소한다는 것이다. 큰 packet은 serialization overhead가 크기 때문에 본질적으로 latency 측면에서 불리하며, 이는 zero-load latency에서도 확인된다. 또한, flow control은 완벽하지 않기 때문에, packet이 커질수록 자원 활용이 어려워진다. 예를 들어, packet size가 40 flit인 경우, 각 라우터의 buffer 깊이가 8 flit이므로 최소 5개의 라우터에 걸쳐 분산된다. 이 packet이 일시적으로 block되면 5개 라우터의 자원이 모두 block되며, 이로 인해 saturation throughput이 감소하게 된다.

이러한 전반적인 경향에서 벗어나는 예외는 packet size가 1인 경우이다 (PS = 1). 본 시뮬레이션의 router 모델은 Section 16.4의 그림 16.7(a)에 제시된 보수적인 virtual channel 재할당 방식을 채택하므로, virtual channel을 재사용하기까지 여러 cycle이 필요하다. packet이 작을수록 이 재할당 시간의 비중이 커지며, 결국 router에서 실질적으로 사용 가능한 virtual channel 수가 감소한다. 추가 시뮬레이션에서는 이 현상이 재할당 시간을 줄이거나 virtual channel 수를 늘렸을 때 사라지는 것이 확인되었다.

또 다른 injection process의 영향은 Section 24.2.2에서 설명한 2-state MMP(Markov Modulated Process)를 사용한 mesh network로부터 탐색할 수 있다. 이 실험에서도 packet 크기는 20 flit로 고정되며, 그림 25.10은 여러 MMP 파라미터 값에 따른 성능을 보여준다. 각 MMP는 두 개의 파라미터 α와 β를 가지며, burst의 간격과 지속 시간을 조절한다. 1/α는 burst 사이의 평균 간격을 의미하며, 각각의 곡선은 1, 200, 400 cycle의 평균 간격을 가진다. β는 평균 burst 지속 시간의 역수로 해석할 수 있으므로, 첫 번째 곡선은 무한 burst 지속 시간, 두 번째와 세 번째 곡선은 각각 100, 50 cycle의 평균 지속 시간을 가진다.

첫 번째 MMP는 무한 burst 지속 시간을 가지므로 항상 on 상태에 있으며, 결국 Bernoulli injection process와 동일하다. 따라서 이 MMP의 α 파라미터는 steady state에 영향을 미치지 않는다. Section 24.2.2의 분석에 따르면, burst 기간 중의 injection rate는 평균 injection rate의 1 + β/α 배이다. β/α 비율이 클수록 burst의 강도가 높아진다.

Figure 25.10은 여러 MMP 조건에서 8-ary 2-mesh 네트워크의 latency 대 offered traffic 곡선을 보여준다. 세 번째 MMP에서는 β/α = 0.02 / 0.0025 = 8이므로 burst 기간 동안의 주입률은 평균보다 9배 높다. 예를 들어, 전체 offered load가 40%일 경우, burst 구간에서는 주입률이 120%까지 치솟고, 평상시에는 packet이 주입되지 않는다. 이러한 bursty한 행동은 평균 latency를 증가시키고 saturation throughput을 감소시키는 결과를 낳는다.

25.2.4 Prioritization

대부분의 네트워크 latency 평가는 message의 평균 latency에 초점을 맞추지만, flow control 방식에 따라 개별 message의 latency 분포는 크게 달라질 수 있다. 이런 분포를 제어하는 것은 최악 지연(worst-case delay)과 지터(jitter)에 민감한 애플리케이션, 공정성(fairness), 또는 메시지 우선순위가 존재하는 네트워크에서 매우 중요하다.

예를 들어, 하나의 네트워크에 두 개의 메시지 클래스가 있다고 하자. 하나는 낮은 지연과 지터가 요구되는 실시간 영상 트래픽이고, 다른 하나는 지연 허용이 가능한 데이터 전송일 수 있다. 이 경우 실시간 트래픽의 요구 조건을 만족시키기 위해 높은 우선순위를 부여한다.

Figure 25.11은 2-ary 6-fly 네트워크에서 두 개의 우선순위 클래스를 적용한 실험 결과다. 여기서 전체 트래픽의 10%는 high-priority, 나머지 90%는 low-priority이며, 네트워크는 saturation 부근에서 동작한다. 라우터 모델에는 Section 19.3의 separable allocator가 사용되며, prioritized arbiter는 가장 높은 우선순위를 가진 요청자를 선택하고, 동률일 경우 round-robin으로 결정한다.

결과적으로 high-priority 메시지의 약 71%가 네트워크의 최소 지연인 37 cycle에 전달되며, 99%는 70 cycle 이내에 전달된다. 반면 low-priority 트래픽은 평균 latency가 높고, 98%는 300 cycle 이내에 도착하지만, tail은 700 cycle 이상까지 이어진다.

이러한 차별화 수준은 high-priority 트래픽이 전체 트래픽의 소수(10% 미만)인 경우에만 가능하다. high-priority 트래픽이 증가하면 그 효과는 줄어들며, 전체 트래픽이 대부분 high-priority로 채워지면 우선순위 부여의 이점은 거의 사라진다.

또 하나의 중요한 방식은 Section 15.4.1에서 설명한 age-based fairness이다. 이 방식에서도 prioritized allocator를 사용하는데, 이번에는 요청자 중 가장 오래된 packet에게 우선권을 부여한다. packet의 age는 네트워크에 주입된 이후 경과한 cycle 수로 측정된다.

Figure 25.12는 age-based arbitration을 사용한 경우와 사용하지 않은 경우의 latency 분포를 비교한 것이다. age-based arbitration이 없을 경우 일부 packet은 600 cycle 이상 걸리며 tail이 길어지지만, 있을 경우 tail이 짧아지고 대부분 packet이 400 cycle 이내에 도착한다. 다만, 평균 latency는 약간 증가할 수 있다.

25.2.5 Stability

네트워크가 saturation 부근 또는 그 이상에서 동작하게 되면, 설계자는 latency보다는 flow control의 **공정성(fairness)**에 더 관심을 갖게 된다. saturation 상태에서 channel이 공정하게 분배되지 않으면, 일부 flow는 starvation에 빠지고 throughput이 급감하면서 네트워크가 **불안정(unstable)**해질 수 있다.

Figure 25.13은 불안정한 네트워크와, 공정성을 확보한 두 가지 flow control 방식의 throughput을 보여준다. greedy한 flow가 starved flow를 가리는 것을 방지하기 위해, minimum throughput을 기준으로 측정하였다.

세 가지 방식 모두 saturation 이전까지는 유사한 성능을 보이며, 대략 네트워크 capacity의 43%에서 saturation이 발생한다. 그러나 그 이후에는 결과가 크게 달라진다. 아무런 fairness 메커니즘이 없을 경우 throughput은 급격히 떨어져 5% 미만으로 감소한다. 이는 Section 15.4.1의 parking lot 예제와 유사한 상황으로, 적은 hop 수로 경로를 통과하는 packet이 리소스를 더 많이 점유하게 된다.

반면 age-based arbitration을 도입하면 saturation 이후에도 매우 안정적인 throughput을 유지한다. 또한, 목적지마다 별도의 virtual channel을 사용하는 non-interfering 네트워크도 안정적이지만, saturation 이전에 throughput이 소폭 감소하며 약 35%에서 안정화된다.

25.3 Fault Tolerance

많은 interconnection network에서는 고장(fault)이 발생했을 때도 네트워크가 계속 동작할 수 있어야 하며, 이러한 고장이 발생하더라도 성능이 완만하게 감소하는 graceful degradation 특성이 중요하다. Figure 25.14는 graceful degradation의 예시이다.

이 실험에서는 8-ary 2-mesh 네트워크에서 다양한 수의 링크 고장이 발생하는 경우를 시뮬레이션하며, Section 14.8의 fault-tolerant planar-adaptive routing을 사용한다. 각 고장 수에 대해, uniform traffic 조건 하에서의 saturation throughput을 측정하였다.

고장 링크의 배치 방식에 따라 결과가 달라질 수 있기 때문에, throughput은 각 고장 수마다 30개의 고장 조합 평균으로 구해졌으며, 표준편차도 함께 그래프에 표시되었다. 실험 단순화를 위해 고장 영역이 convex가 되도록 링크를 배치했으며, 이 조건 하에서는 모든 노드가 planar-adaptive routing을 통해 연결된 상태로 유지된다.

Figure 25.14는 uniform traffic 하에서 fault-tolerant planar-adaptive routing을 사용하는 8-ary 2-mesh 네트워크에서, 실패한 링크 수에 따른 saturation throughput을 보여준다. 각 점은 임의로 고른 링크 고장 샘플 30개에 대한 평균 throughput을 나타내며, 수직 에러 바는 표준편차를 나타낸다. 에러 바의 상단과 하단은 각각 평균값에 표준편차를 더한 값과 뺀 값을 의미한다.

링크 고장이 없는 정상적인 네트워크의 throughput은 capacity의 약 60%를 약간 상회하며, 소수의 고장이 발생했을 때 throughput이 소폭 감소하는 것으로 보아 네트워크는 여전히 견고함(grace)을 유지한다. 고장 수가 12개로 증가해도 throughput 감소율은 크게 증가하지 않아, 네트워크가 비교적 높은 탄력성(resilience)을 유지함을 알 수 있다. 동시에 표준편차는 고장 수가 많아질수록 점차 증가하는데, 이는 단일 고장보다 고장들이 모여 있을 때 잠재적으로 더 큰 영향을 미칠 수 있음을 나타낸다.

예를 들어, 네트워크의 특정 소영역에 많은 고장이 집중되면 해당 영역에 접근할 수 있는 채널 수가 줄어들어, 남은 채널에 과도한 부하가 집중될 수 있다. 고장 수가 많아질수록 이런 고장 클러스터가 어떤 노드를 거의 고립시키는 경우가 발생할 확률도 증가하며, 극단적인 경우 특정 노드 쌍 사이에 경로가 아예 존재하지 않는 partitioned 상태에 이를 수도 있다.

23장에서 다룬 queueing theory와 probabilistic analysis 기법은 네트워크의 여러 측면을 모델링할 수 있다. 그러나 어떤 상황은 이러한 모델로 표현하기에는 너무 복잡하다. 이런 경우 simulation은 매우 유용한 도구가 된다. 하지만 simulation은 양날의 검으로, 복잡한 네트워크 설계를 훌륭하게 모델링할 수 있지만, 시뮬레이터 자체와 simulation 역시 복잡하다. 따라서 simulation 결과의 품질은 이러한 결과를 생성하고 측정하는 데 사용된 방법론의 품질에 달려 있다.

이 장에서는 simulation의 입력, 측정 및 설계의 기본 개념을 다룬다. 모든 네트워크 시뮬레이터가 router microarchitecture의 세부 사항까지 모델링할 필요는 없으며, 우선 네트워크 설계자가 선택할 수 있는 다양한 simulation 세부 수준에 대해 논의한다. 적절한 모델링 정확도를 선택하는 것만큼 중요한 것이 simulation에 사용할 workload를 선택하는 일이다. workload를 생성하기 위한 application-driven 방식과 synthetic 방식 모두를 다룬다. simulation의 입력과 모델이 정의된 후에는 네트워크의 성능을 측정해야 한다. 네트워크를 측정하고 그 측정값의 정확도를 평가하기 위한 여러 통계적 접근법을 소개한다. 마지막으로 시뮬레이터 설계의 기본을 소개하고, 네트워크 시뮬레이터에 특화된 몇 가지 이슈를 설명한다.

24.1 세부 수준(Levels of Detail)

네트워크 simulation을 시작하기 전에 설계자는 simulation에 적합한 세부 수준을 선택해야 한다. 매우 정확한 시뮬레이터를 사용하는 것이 항상 안전하긴 하다. 모델링 오류를 피할 수 있기 때문이다. 하지만 이는 시뮬레이터를 작성하고 실행하는 데 시간이 많이 걸린다는 단점이 있다. 보다 합리적이고 효율적인 접근은 설계자가 중요하다고 생각하는 네트워크 동작은 포함하고 불필요한 세부 사항은 제외하는 simulation 수준을 선택하는 것이다.

Figure 24.1은 네트워크 simulation의 전형적인 세부 수준 범위를 보여준다. 가장 단순한 interface level은 네트워크 인터페이스의 기능과 단순한 패킷 전달만 제공한다. 이 수준은 behavioral simulation이라고도 불린다. behavioral simulation은 설계 초기 단계에서 가장 유용하며, coherence protocol과 같이 네트워크를 사용하는 설계 요소를 테스트할 때 사용된다. 최종 네트워크 구현의 세부 사항이 정해지지 않았더라도 interface level은 여전히 네트워크의 일반적인 동작을 제공할 수 있다.

capacity level은 behavioral simulation과 매우 정밀한 네트워크 모델 사이의 중간 수준이다. 이 수준에서는 채널 bandwidth, 버퍼 크기, injection/ejection rate 등 네트워크의 기본 제약을 설정한다. 이러한 제약을 설정한 상태에서 초기 성능을 평가할 수 있으며, 시뮬레이터는 여전히 간단하여 초기 결과에 따라 빠르게 수정할 수 있다.

마지막으로 microarchitectural detail은 flit level에서 반영된다. 이 수준에서는 개별 flit을 모델링하며, 이를 위해 buffering, switching, arbitration을 위한 구조를 도입해야 한다. 이러한 구조가 정확히 모델링된다는 가정 하에, 이 수준에서의 성능 정보는 매우 정확할 수 있으며 일반적으로 flit time 또는 router cycle 단위로 표현된다. hardware level로 이동하면, flit time 대신 물리적 설계의 timing 정보가 사용되며, router microarchitecture의 implementation cost/area 정보도 제공된다.

24.2 네트워크 Workload

network workload란 시간에 따라 네트워크 터미널에 가해지는 traffic 패턴(예: packet)을 의미한다. workload를 이해하고 모델링함으로써 topology 및 routing function을 설계하고 평가할 수 있다. 가장 현실적인 traffic 패턴은 네트워크를 실제로 사용하는 클라이언트가 생성한 application-driven workload이다. 예를 들어, shared-memory interconnect에서는 다양한 처리 노드 간에 주고받는 coherence message가 네트워크 traffic을 구성한다. 네트워크뿐만 아니라 그 위에서 실행되는 application도 모델링하면, 해당 application에서 요구하는 정확한 workload를 얻을 수 있다. application-driven workload는 네트워크를 가장 정확히 모델링할 수 있지만, 이를 통해 기대되는 traffic의 전체 범위를 포괄하기는 어렵다. shared-memory 예제에서 보듯, workload는 application에 직접 연결되어 있어 workload를 확장하려면 새로운 application을 생성해야 하며, 이는 일반적으로 매우 비용이 많이 든다. 반면, 잘 설계된 synthetic workload는 interconnection network가 요구하는 특성을 포착하면서도 훨씬 유연하다.

24.2.1 Application-Driven Workloads

이상적으로는 interconnection network의 성능은 application-driven workload 하에서 측정되어야 한다. 즉, 네트워크에 적용되는 message의 순서가 네트워크의 예상 사용 application에서 직접 생성되는 것이다. 이러한 workload를 생성하는 한 가지 방법은 네트워크뿐 아니라 그 클라이언트도 함께 시뮬레이션하는 것이다. 예를 들어, processor-memory interconnect를 시뮬레이션할 경우 processor와 memory module에 대한 모델이 모두 필요하다. 그런 다음, 해당 처리 요소에서 application을 실행해 interconnection network의 성능을 평가한다. application이 생성하는 memory 및 processor 간의 message가 네트워크 traffic이 된다. 이러한 방식은 “full-system” simulation 또는 execution-driven workload라고 불린다. execution-driven workload는 확실히 정확하지만 한 가지 단점은 네트워크로부터의 피드백이 workload에 영향을 준다는 점이다. 이로 인해 설계자가 interconnection network 내 병목을 분리해서 분석하기가 어려워질 수 있다. 네트워크 설계 변경은 네트워크뿐만 아니라 workload에도 영향을 줄 수 있기 때문이다.

네트워크와 클라이언트를 동시에 모델링하는 대신, 네트워크 application에서 생성된 message의 시퀀스를 수집하고 이후 이 시퀀스를 "재생"하는 방식도 있다. 이를 trace-driven workload라고 하며, 실제 시스템이나 위에서 언급한 execution-driven simulation으로부터 수집될 수 있다. 예를 들어, IP router application에서는 일정 시간 동안 packet arrival의 시퀀스(또는 trace)를 기록할 수 있다. 각 도착에 대해 시간, 길이, 목적지를 저장한 후, 이 시퀀스를 네트워크 시뮬레이션에서 그대로 재현한다. execution-driven simulation으로부터 수집한 trace는 낮은 수준의 detail만을 제공하는 빠른 simulation에서 얻을 수도 있다. 이 trace는 이후 네트워크만을 자세히 시뮬레이션하는 데 재사용될 수 있다. trace가 사전에 수집되었기 때문에 네트워크로부터의 피드백은 workload에 영향을 주지 않는다. 이는 정확도를 떨어뜨릴 수 있지만, 어떤 application에서는 그 영향이 크지 않을 수도 있다. 예를 들어, IP router의 경우 피드백은 오랜 시간에 걸쳐 workload에 영향을 주므로 큰 문제가 되지 않는다.

24.2.2 Synthetic Workloads

Bernoulli injection process

Bernoulli process는 simulation에서 가장 흔히 사용되는 injection process 중 하나다. 이 process에서는 각 cycle마다 일정 확률 r로 packet을 inject한다. 즉, 매 cycle마다 동전 던지기를 해서 확률 r로 1이 나오면 packet을 inject하는 방식이다. Figure 24.2(b)에서처럼 packet injection은 기하급수적으로 분포된 간격을 가진다.

Bernoulli process는 injection에 randomness를 포함하지만, 내부에 상태(state)가 없기 때문에 시간에 따라 변하거나 상관관계를 가지는 traffic을 모델링할 수 없다. 실제로 많은 traffic source는 시간에 따라 변한다. 예를 들어 인터넷 traffic은 주간에는 사용량이 많고 야간에는 적은 diurnal 특성을 보인다. Bernoulli process는 느리게 변하는 short-term traffic을 모델링하기에는 적절하지만, 작고 빠른 시간 단위로 급격히 변하는 traffic을 충분히 표현하지는 못한다.

이렇게 급격히 변하는 injection process는 보통 bursty하다고 표현된다. voice connection, video stream, HTTP traffic과 같은 다양한 source의 burstiness를 포착하기 위해 여러 모델이 제안되었다. 그중 하나는 Markov modulated process (MMP)다. MMP에서는 Bernoulli injection rate이 Markov chain의 현재 상태에 따라 조절된다.

Figure 24.3은 2-state MMP를 보여준다. "on"과 "off" 상태가 있으며, 각각의 injection rate는 r₁과 0이다. 매 cycle마다 off에서 on으로 전이될 확률은 α이고, on에서 off로 전이될 확률은 β이다. 이 모델은 burst 구간 동안에는 rate r₁로 injection이 발생하고, burst 외에는 조용한 injection을 표현한다. burst의 평균 길이는 1/β이고, burst 사이의 평균 시간은 1/α이다.

이 시스템의 injection rate는 다음과 같이 steady-state 확률로 구한다. x₀는 off 상태의 확률, x₁은 on 상태의 확률일 때:

 αx₀ = βx₁
 x₀ + x₁ = 1

따라서 steady-state에서 on 상태일 확률은:

 x₁ = α / (α + β)

결과적으로 전체 injection rate는 다음과 같다:

 r = r₁ × x₁ = αr₁ / (α + β)

복잡한 MMP 모델은 Exercise 24.1에서 다룬다.

패킷 길이 (Packet Lengths)

traffic pattern에 대한 기본 내용은 3.2절에서 다루었고, 이제는 packet 길이를 정하는 문제가 남았다. 한 가지 간단한 방법은 application-driven workload에서 수집한 packet length 분포를 사용하는 것이다. Figure 24.4는 IP router에서 수집한 예시를 보여준다. 각 packet은 이 분포의 확률에 따라 길이가 결정된다.

24.3 Simulation Measurements

네트워크 성능을 추정할 때 주요 오차는 두 가지가 있다: systematic error와 sampling error. systematic error는 측정 자체 또는 simulation 과정에서의 bias로 인해 발생하며, 일반적으로 시뮬레이터의 초기화 과정에서 발생한다. Section 24.3.1에서 설명하듯이 simulation의 warm-up 기간을 적절히 설정하면 systematic error의 영향을 줄일 수 있다.

simulation이 warm-up을 마치면 네트워크는 steady state에 도달한 것으로 간주된다. 즉, 네트워크의 통계적 특성이 시간에 따라 더 이상 변하지 않는다. 이 시점부터는 네트워크를 샘플링하여 성능 파라미터를 정확히 추정하는 것이 중요하다. Section 24.3.2에서는 대표적인 샘플링 기법인 batch means와 replication 방법을 다룬다. 이를 confidence interval (24.3.3절)과 함께 사용하면 네트워크 파라미터를 측정하고 그 정확도를 통계적으로 검증할 수 있다.

24.3.1 Simulator Warm-Up

대부분의 시뮬레이터는 초기 상태에서 buffer는 비어 있고, 리소스는 idle 상태로 시작된다. 이러한 초기화는 구현이 간단하지만, simulation 측정에 systematic error를 유발한다. 예를 들어, simulation 초기의 packet은 거의 빈 네트워크를 지나므로 contention이 적고 latency도 낮다. 하지만 시간이 지나 buffer가 채워지면 이후에 inject되는 packet은 더 많은 contention을 겪게 되며, latency가 증가한다. 시간이 지나면 이러한 초기화의 영향은 점점 작아지고, 이 시점이 warm-up 완료 시점이다. warm-up 이전의 event를 무시하면 systematic error의 영향을 줄일 수 있다.

warm-up 기간을 정확히 판단할 수 있는 일반적인 방법은 존재하지 않지만, 대부분은 다음 절차를 따른다:

1. 휴리스틱 기반으로 초기 warm-up 기간 Twu 설정
2. 추정된 warm-up 기간 동안의 샘플은 무시하고 통계 수집
3. 남은 샘플이 stationary한지 검증. 그렇다면 Twu를 warm-up 기간으로 확정. 아니라면 Twu를 증가시키고 2~3 반복

위 절차의 세부 방식에 대한 여러 복잡한 기법이 있지만, 여기서는 실제로 잘 동작하는 간단한 방법을 설명한다. 먼저, 초기 warm-up 기간은 빠르게 simulation 가능한 100~1000 event 수준으로 설정한다. 이는 steady state에 빨리 도달하는 simulation의 경우 추정 오버헤드를 줄여준다.

simulation을 실행하면서 warm-up 기간 이후의 통계만 수집한다. 여기서는 평균 packet latency를 추정하는 예로, event를 batch 단위로 나눠 평균을 계산한다. 각 sample point는 다수의 packet latency 평균으로 구성된다. batch size는 통계적으로 의미 있는 수치인 30~50 이상이 적절하며, 여기서는 batch size를 100으로 한다. 즉, 첫 sample은 최초 100개의 packet, 두 번째 sample은 그 다음 100개, 이런 식이다.

warm-up 이후의 샘플에 대해 선형 회귀(linear fit)를 수행한다. 회귀선이 일정 precision 내에서 flat하다면 steady state로 간주하고, 아니라면 warm-up 기간을 늘려 절차를 반복한다.

Figure 24.5는 mesh 네트워크에서 packet latency가 시간에 따라 어떻게 변화하는지를 보여준다. batch size가 100임에도 단일 simulation에서는 약 6000개의 packet이 도착할 때까지 steady하게 보이지 않는다. 이는 샘플링 자체가 random process이기 때문으로, 자연스럽게 sampling error가 발생한다. 이 error는 여러 독립적인 simulation 결과를 평균내는 ensemble average 방식으로 크게 줄일 수 있다. Figure 24.5에서는 10개의 독립 simulation run의 ensemble average가 사용되었으며, 약 4000 sample 이후부터 안정화된 모습이다.

warm-up 기간은 단일 run으로도 추정 가능하지만, 여러 run을 평균 내면 underestimation 위험을 줄일 수 있다. 단, simulation 시간이 더 오래 걸린다는 단점이 있다. 일반적으로 20~30개 이상의 독립 run을 사용하는 것은 큰 의미가 없다.

24.3.2 Steady-State Sampling

적절한 warm-up 기간 이후 simulation이 steady state에 도달하면, 다음 단계는 이 상태에서 네트워크를 측정하는 것이다. 여기에서는 대표적인 두 가지 측정 방식인 batch means method와 replication method를 소개한다. 두 방식 모두 네트워크 시뮬레이터에서 널리 쓰이는 기법이다.

Batch Means Method

batch means method에서는 긴 simulation run 하나로부터 측정값을 수집한다. warm-up 기간을 정할 때처럼 샘플들을 여러 batch로 나눈 뒤, 각 batch에 대한 통계를 누적하여 계산한다. 단, warm-up 때와 달리 batch size는 전체 simulation 길이에 따라 정해지며 보통 총 20~30개의 batch가 되도록 한다. 관측값 집합 {X₀, X₁, ..., Xₙ₋₁}이 주어지면, k개의 batch로 나누기 위해 batch size s를 설정하여 n = s × k가 되도록 한다. 각 batch의 평균은 다음과 같이 계산한다:

 B̄ᵢ = (1/s) × ∑(j=0 to s−1) Xₛᵢ₊ⱼ, 0 ≤ i < k

전체 sample 평균은 각 batch 평균의 평균이다:

 B̄ = (1/k) × ∑(i=0 to k−1) B̄ᵢ

이때 전체 평균 B̄는 원래 샘플들의 평균과 동일하므로, batching 자체의 유용성이 의문일 수 있다. 하지만 다음 절에서 보듯이, 측정된 평균의 신뢰도를 평가하는 데 필요한 표준편차 추정에는 의미가 있다. batch 평균 간의 분산은 다음과 같이 계산된다:

 σ²_S = (1/(k−1)) × ∑(i=0 to k−1) (B̄ − B̄ᵢ)²

각 batch 평균은 여러 샘플의 평균이므로, 원래 샘플 간의 분산보다 훨씬 작고 이에 따라 표준편차도 작아져 평균에 대한 신뢰도가 높아진다.

다만, 이 방식의 주요 단점은 통계적 독립성 부족이다. 각 batch가 서로 독립적이어야 측정값 B̄이 바이어스 없이 정확하지만, 실제로는 이전 batch의 packet들이 네트워크 내에 남아 있기 때문에 batch 간 상관관계가 존재한다. 이를 줄이기 위해 batch는 최대한 크게 잡으며, 이 때문에 총 batch 수를 20~30개 정도로 제한한다.

Replication Method

replication method는 batch 간 상관관계 문제를 해결하기 위해 여러 개의 독립적인 simulation run에서 데이터를 수집한다. 긴 run 하나 대신 여러 개의 짧은 run을 사용하며, 일반적으로 30개 이상 run을 수행해도 정확도 향상에는 큰 효과가 없다. 오히려 각 run의 길이를 충분히 길게 설정하는 것이 더 중요하다. 각 run은 최소 수백 개의 샘플을 포함해야 정규 분포를 따르는 통계적 안정성을 확보할 수 있다.

k번째 run의 관측값 {X₀^(k), ..., Xₙ₋₁^(k)}에서 평균을 구하면:

 R̄ₖ = (1/n) × ∑(i=0 to n−1) Xᵢ^(k)

여러 run의 평균값은 다음과 같다:

 R̄ = (1/r) × ∑(k=0 to r−1) R̄ₖ

이 평균값들의 표준편차는 다음과 같이 계산된다:

 σ²_S = (1/(r−1)) × ∑(k=0 to r−1) (R̄ − R̄ₖ)²

replication method는 sample 간 상관관계를 제거해 주지만, 초기화에 따른 systematic error에 더 민감하다. run이 여러 번 수행되므로 각 run마다 initialization이 반복되고, 이로 인해 초기화 영향이 누적될 수 있다. 따라서 warm-up 기간 동안 버린 샘플 수의 5~10배 정도의 샘플을 각 run에서 수집하는 것이 바람직하다.

24.3.3 Confidence Intervals

simulation 데이터를 수집한 후에는 이 데이터가 얼마나 정확히 실제 process를 대표하는지를 판단해야 한다. confidence interval은 이 질문에 정량적으로 답할 수 있게 해 주는 통계적 도구다. 특정 샘플 집합에 대해, confidence interval은 일정한 확률로 진짜 평균이 포함되는 값의 범위를 제공한다.

confidence interval을 계산하려면 측정하려는 대상이 stationary하고 정규 분포를 따른다고 가정한다. 앞서 warm-up 절차에서 stationary 조건은 만족시켰고, 정규 분포에 대해서는 중심극한정리에 따라 충분한 샘플 수(수백~수천)가 있으면 대체로 만족한다고 간주한다.

샘플 집합 {X₀, ..., Xₙ₋₁}에 대한 평균은 다음과 같다:

 X̄ = (1/n) × ∑(i=0 to n−1) Xᵢ

confidence level이 100(1 − δ)%일 때, 실제 평균 X̃은 다음 범위에 포함될 확률이 100(1 − δ)%이다:

 X̄ − (σ_S × tₙ₋₁,δ⁄₂ / √n) ≤ X̃ ≤ X̄ + (σ_S × tₙ₋₁,δ⁄₂ / √n)

여기서 오차 항은 √n에 반비례하고, 샘플의 표준편차 σ_S 및 t-분포 값 tₙ₋₁,δ⁄₂에 비례한다. σ_S는 다음과 같이 계산된다:

 σ²_S = (1/(n−1)) × ∑(i=0 to n−1) (X̄ − Xᵢ)²

또는 앞서 24.3.2절에서 제시한 batch 또는 replication 방법을 통해 계산할 수 있다.

오차 항에 포함된 tₙ₋₁,δ⁄₂는 Student’s t-distribution에서 구하며, 샘플 수 n에 따라 달라진다. 이는 자유도(degrees of freedom)가 n−1이고 신뢰수준이 δ/2일 때의 값을 의미한다. Table 24.1은 95% 및 99% 신뢰구간에 대한 대표적인 t 값들을 보여준다.

Figure 24.6 설명

Figure 24.6은 batch means method를 이용해 얻은 평균 latency에 대한 95% confidence interval을 packet arrival 수에 따라 나타낸 것이다. 각 confidence interval은 해당 시점까지의 데이터를 30개의 batch로 나눈 결과이며, 시뮬레이션은 5000개의 packet warm-up 이후부터 시작된다. n⁻¹⁄² 형태의 수렴 패턴을 보이며, 네트워크가 포화 상태에 가까워 느린 수렴 속도를 나타낸다. 약 30만개의 arrival 이후에는 평균 latency의 약 5% 범위로 confidence interval이 좁혀지고, 백만개의 arrival 이후에는 2.5% 이내로 좁혀진다. 초반의 confidence interval은 최종 평균 latency를 포함하지 않는 경우도 있는데, 이는 batch 간 상관관계가 오차에 영향을 미쳤음을 보여준다.

24.4 Simulator Design

이 책의 범위를 넘는 일반적인 discrete-event simulator 설계에 대한 논의를 제외하더라도, 네트워크 시뮬레이터 설계자나 사용자라면 반드시 이해해야 할 기본 영역들이 있다. 다음 절에서는 두 가지 기본 접근 방식을 간단히 소개한다.

시뮬레이터 설계와 관련된 일반적인 개념은 이 책의 범위를 넘어서지만, 네트워크 시뮬레이터를 설계하거나 사용할 사람이라면 반드시 이해해야 할 몇 가지 기본 영역이 있다. 우선, 시뮬레이터 설계에서 가장 기본적인 두 가지 방식인 cycle-based simulation과 event-driven simulation을 간단히 설명한다. 그다음, 네트워크 시뮬레이션에서 중요한 한 가지 이슈인 injection process와 네트워크 간의 decouple을 위한 무한 source queue 모델링을 다룬다. 이어서, injection process를 모델링하기 위해 필수적인 난수(random number) 생성의 핵심 이슈들을 설명하고, 마지막으로 시뮬레이터에서 예상치 못한 동작이 발생했을 때 설계자가 고려해야 할 실질적인 조언을 제공한다.

24.4.1 Simulation Approaches

네트워크 시뮬레이터를 설계하는 데 있어 두 가지 대표적인 접근 방식이 있다: cycle-based simulation과 event-driven simulation. 이 두 방식의 차이를 설명하기 위해, 간단한 output-queued router 노드를 예로 들어 설명한다. 이 노드는 packet이 도착하면 즉시 해당 output port에 해당하는 output queue로 전달된다. output queue는 모든 input port로부터 동시에 packet을 수신할 수 있을 만큼의 write bandwidth를 가진다. 간단하게 하기 위해, 이 노드의 전체 지연 시간은 simulator cycle 하나로 가정하고, 버퍼는 무한대로 설정한다.

cycle-based simulation에서는 시간의 흐름이 두 개의 단계(phase)로 나뉜다. 일반적으로 첫 번째 phase는 global state를 읽는 작업, 두 번째 phase는 해당 상태를 쓰는 작업과 관련된다. 시뮬레이션을 이러한 read/write 단계로 나누면, global state를 읽는 함수들이 쓰기 전에 항상 먼저 실행될 수 있다.

예를 들어 Figure 24.7의 shared-memory switch를 cycle-based simulation으로 모델링한 경우, 각 simulation cycle의 시작에서 packet이 각 노드에 도착하고 첫 번째 phase가 실행된다. 이 phase에서는 ReadInputs 같은 global state를 읽는 함수들이 실행된다. ReadInputs 함수는 각 input port로 도착한 packet을 적절한 queue에 저장하는 역할을 한다.

두 번째 phase에서는 global state를 쓰는 함수들이 실행된다. 여기서는 WriteOutputs 함수가 해당 역할을 하며, 각 output에 대해 적절한 packet을 선택하고, 다음 노드의 input으로 전달한다. 이 과정은 다음 cycle의 ReadInputs에서 읽힐 수 있도록 처리된다. 이러한 두 단계의 절차는 시뮬레이션이 끝날 때까지 반복된다. 각 phase 내의 모든 함수들은 실행 순서에 관계없이 동일한 결과를 내야 한다는 것이 중요하며, 이는 Exercise 24.6에서 더 자세히 다룬다.

event-driven simulation은 cycle-based simulation과는 달리 global clock에 묶이지 않기 때문에 모델링에서 훨씬 더 유연하다. 특히 비동기 시스템을 시뮬레이션할 때 유리하다. event-driven 시뮬레이션은 매우 단순한 구조로 구성되며, 각각의 event는 세 가지 필드(시점, 동작, 데이터)를 가진다. 시뮬레이션은 이들 event를 실행 시간 기준으로 정렬한 event queue로부터 event를 꺼내어 처리하는 방식으로 진행된다.

Figure 24.8은 cycle-based simulation에서 사용했던 것과 같은 output-queued switch 설계를 event-driven simulation으로 작성한 코드 예시이다. 시뮬레이션은 특정 노드에서 packet이 도착하는 Arrival event로 시작된다. 도착한 packet은 해당 output port에 맞는 queue에 저장되며, 동시에 output scheduling을 위한 event가 필요하다. 이를 위해 queue에 처음 도착한 packet이 ScheduleOutput event를 생성하도록 구현되어 있으며, 이는 중복 event 생성을 방지하고 항상 non-empty queue에 대해 scheduling이 보장되도록 한다.

AddEvent 함수는 새로운 event를 event queue에 추가한다. 첫 번째 인자는 현재 시간으로부터 얼마나 뒤에 event를 실행할지 나타내며, 이 예시에서는 1 cycle 뒤로 설정되어 있다. ScheduleOutput 동작은 output queue에서 packet을 선택하고 이를 다음 노드로 전달하는 Arrival event를 생성하는 역할을 한다. 또한, output queue에 packet이 더 남아 있으면 2 cycle 뒤에 또 하나의 ScheduleOutput event를 예약한다. 이렇게 함으로써, arrival과 output scheduling을 교대로 수행하며, 이는 cycle-based 방식에서의 두 phase 접근법과 유사하다. 같은 시간에 실행될 event는 실행 순서와 관계없이 동일한 결과를 보장해야 한다.

event-driven simulation은 cycle-based 시뮬레이션의 단순한 두 단계 루프와 달리, 어떤 event를 실행할지 결정하기 위해 정렬된 event list를 유지해야 한다. 이 list에 효율적으로 삽입하고 삭제하려면 적절한 자료구조가 필요하다. 일반적으로 binary heap을 사용하면 O(log n)의 복잡도로 event 삽입과 삭제가 가능하다. 하지만 event-driven 시뮬레이터에 특화된 자료구조를 사용하면 더 나은 성능을 얻을 수 있다. 예를 들어, calendar queue는 O(1)의 복잡도로 event 삽입과 삭제가 가능하다.

24.4.2 Modeling Source Queues

23.1절에서 설명했듯이, interconnection network의 open-loop 측정 방식에서는 각 injection process를 네트워크와 분리하기 위해 무한 queue를 사용한다. 이 queue를 통해 injection process를 독립적으로 제어할 수 있지만, 포화 상태 이상에서 시뮬레이션을 수행할 경우에는 몇 가지 실질적인 문제가 생긴다. 이 경우 source queue의 크기는 제한 없이 증가하고, simulation 길이에 비례하여 packet이 저장된다. 시뮬레이터가 이 queue에 있는 모든 packet에 대해 메모리를 할당한다면, 시뮬레이션의 메모리 사용량도 제한 없이 증가하게 된다. 더 나아가 input queue를 compact하게 표현하려고 해도, 일부 flow control 방식에서는 queue 내 각 packet의 정확한 age 정보를 추적해야 하기 때문에 어려움이 있다.

가장 단순한 구현에서는 injection process가 네트워크와 동기화된 방식으로 수행된다. 매 simulation cycle마다 injection process는 해당 source queue에 새 packet을 추가할 수 있다. 하지만 실제로는 각 source queue의 맨 앞 packet만 네트워크에 영향을 주며, 나머지 packet은 당장은 시뮬레이션에 영향을 미치지 않는다. 이 점을 활용하면, source queue 전체를 명시적으로 저장하지 않고도 효율적으로 모델링할 수 있다. 즉, 각 injection process는 네트워크보다 시간상 뒤처진 상태에서 작동하도록 두고, 해당 source queue가 비게 될 때에만 injection process의 시간을 앞으로 진전시키는 방식이다.

Figure 24.9 설명

Figure 24.9는 source injection queue의 동작 예를 보여준다. injection process의 이력 일부는 tape 조각처럼 표현되며, 각 칸은 simulation cycle 하나에 해당한다. 칸이 비어 있으면(회색) 해당 cycle 동안 packet이 inject되지 않은 것이고, 채워져 있으면 해당 cycle에 inject될 packet을 의미한다. source queue는 비어 있을 때 회색으로 표시되며, packet이 있을 경우 그 이름으로 표시된다. injection process가 network 시간보다 느리게 동작하기 때문에, source queue는 오직 하나의 packet만 저장하면 된다.

예시는 cycle 0에서 network 시간과 injection process 시간이 모두 0으로 시작하고 source queue가 비어 있는 상태에서 시작된다. network 시간이 진행되면 source queue의 상태를 확인한다. 비어 있으면 injection process 시간도 같이 진행되며, packet이 생성되거나 network 시간과 맞을 때까지 증가한다. 이로 인해 packet A가 생성되고, injection process 시간은 한 cycle 증가한다 (b). cycle 2와 3에서도 같은 절차가 반복되지만, source queue가 아직 packet A로 가득 차 있으므로 network 시간은 2 cycle 동안 증가하고 injection process 시간은 cycle 1에서 멈춘다 (c). cycle 3에서 packet A가 네트워크로 나가고 source queue가 비게 되면, injection process 시간은 cycle 2로 진행되고, packet이 없으므로 다시 cycle 3으로 진행되어 packet B가 생성된다 (d).

24.4.3 난수 생성(Random Number Generation)

많은 네트워크 트래픽 프로세스는 stochastic 특성을 가지므로, network simulator는 이러한 source를 구현하기 위해 난수 생성을 필요로 한다. 예를 들어, 다음은 rate r을 갖는 Bernoulli injection process를 모델링한 C 스타일의 pseudo-code이다:

random() 함수는 0과 1 사이에서 균일하게 분포된 실수 값을 생성한다. 이 코드는 간단해 보이지만, 실제로 난수를 생성하는 과정은 상당히 까다롭다.

먼저, 실제로 난수를 생성하는 방법은 보통 자연적인 noise source를 샘플링하는 것이다. 예를 들어, 저항에서의 열잡음(Johnson noise)이나 reverse-bias 다이오드에서의 noise를 사용하는 방법 등이 있다. 하지만 실용적인 이유로 대부분의 소프트웨어는 pseudo-random number generator(PRNG)를 사용한다.

대부분의 PRNG는 다음과 같은 구조를 가진다. PRNG의 상태는 seed 값으로 저장되고, 난수가 요청되면 PRNG 알고리즘이 현재 상태로부터 "난수"와 다음 상태를 계산한다. 이 값은 사용자에게 반환되고 seed는 다음 상태로 갱신된다. 이 과정은 실제로는 완전한 무작위성과는 거리가 있지만, 적절한 알고리즘을 사용한다면 다양한 통계적 테스트를 만족할 수 있다.

불행히도 C 라이브러리에 기본 포함된 rand와 drand48 같은 난수 생성기는 품질이 낮은 편이다. 예를 들어 rand의 하위 비트는 주기가 짧고 무작위성이 떨어진다. drand48은 약간 개선되었지만 여전히 큰 문제가 있다. 따라서 이론적으로 검증되었고 경험적으로도 신뢰할 수 있는 PRNG를 사용하는 것이 바람직하다. 좋은 예로는 Knuth, Matsumoto & Kurita, Park & Miller가 제안한 PRNG들이 있다.

PRNG의 또 다른 실용적인 장점은 결정론적이라는 점이다. 초기 seed 값만 고정되면 생성되는 난수 시퀀스, 나아가 전체 시뮬레이션 동작이 동일하게 재현될 수 있다. 이로 인해 시드 값을 바꿔 다양한 실험을 수행할 수도 있고, 특정 결과를 재현하거나 디버깅을 할 때도 유용하다.

24.4.4 문제 해결(Troubleshooting)

다른 시뮬레이터와 마찬가지로, network simulator를 사용할 때도 먼저 기대 결과에 대한 직관이나 근사 계산을 수행한 후 시뮬레이터로 이를 검증하는 방식이 가장 좋다. 이 과정을 따르면 대부분 시뮬레이션 결과는 기대치와 유사하다. 그러나 예상과 다른 결과가 나올 경우 다음과 같은 일반적인 문제 해결 기법을 사용할 수 있다:

• 네트워크를 충분한 수준의 세부 정보로 시뮬레이션하고 있는지 확인한다.
• 자원 간의 불균형이나 불공정성을 확인한다. 이 문제는 매우 흔하지만 단순 모델에서는 간과되기 쉽다.
• 병목 자원을 찾아 문제 범위를 좁힌다. 예를 들어, virtual channel 수나 buffer 크기를 늘려도 throughput이 개선되지 않으면, flow control이 원인이 아닐 수 있다. 그다음은 routing function을 확인한다.
• 통계를 수집한다. 모든 트래픽이 예상된 목적지로 잘 가고 있는가? 일부 packet만 지나치게 오래 네트워크에 머무르고 있는가? 이상 통계는 좋은 실마리를 제공한다.
• 시뮬레이터를 단순한 case로 구성하여 분석 가능한 결과와 비교해 본다. 예를 들어 uniform traffic, Bernoulli arrival, 낮은 offered load, 큰 buffer를 사용해 실험한다.
• 시뮬레이터에도 bug가 있을 수 있다. 다른 시뮬레이터와 비교하거나 현재 시뮬레이터의 코드를 직접 분석해 본다.

24.5 참고 문헌(Bibliographic Notes)

simulation의 기본(설계, 입력, 측정, PRNG)에 대해서는 [29], [109]가 훌륭한 참고 자료이다.

application-driven workload는 여러 곳에서 제공된다. 예를 들어 병렬 컴퓨팅용 benchmark인 SPLASH나 database benchmark는 processor interconnection network를 위한 workload로 사용할 수 있다. 인터넷 packet trace는 다양한 온라인 소스에서 널리 구할 수 있다.

MMP를 활용해 voice와 data traffic을 모델링한 연구는 Heffes와 Lucantoni의 연구에 소개되어 있다. Jain과 Routhier는 burstiness를 모델링하기 위한 packet trains 기법을 제안했다. 그러나 이러한 모델조차도 실제 traffic 흐름의 통계에 비하면 단순하다. 예를 들어 Leland 등의 연구에 따르면 Ethernet traffic은 자기 유사성(self-similarity)을 가지며, 이는 단순 모델로는 표현이 불가능하다. packet size가 network 성능에 미치는 영향은 Kim과 Chien의 연구에서 다루어지며, 긴 message와 짧은 message 간 상호작용이 성능에 상당한 영향을 줄 수 있음을 보여준다.

Knuth는 PRNG의 엄밀한 분석 분야의 선구자였으며, Park과 Miller는 잘 검증된 최소 표준 PRNG를 제안했다. 이후 PRNG 발전은 [111]에서 정리되어 있다. 진정한 난수 발생기의 실제 구현도 있으며, 예를 들어 [149]에서는 on-chip resistor를 noise source로 사용한다.

24.6 연습문제(Exercises)

24.1 Four-state MMP
Figure 24.10의 four-state MMP에 대해 평균 injection rate r을 계산하라. 이 process가 Figure 24.3의 간단한 on-off process와 어떻게 관련되는지 설명하라.

24.2 (σ, ρ) regulator의 성능
Figure 24.3의 on-off MMP를 Section 15.2.1의 (σ, ρ) regulator에 적용했을 때, 비조절 source로 간주하라. σ = 1, ρ = 1/2이며, token은 두 slot마다 하나씩 생성된다. 이 시스템이 안정적(즉, regulator 내 packet queue의 기대 크기가 유한함)이 되기 위한 injection rate r₁에 대한 조건을 구하라. α = 1/4, β = 1/8일 때 Markov chain 모델을 작성하여 평균 queue 크기를 계산하고, 여러 r₁에 대해 시뮬레이션을 수행한 후 평균 queue 크기를 기록하라. 또한 Little’s law(식 23.6)를 사용하여 regulator의 기대 delay를 구하라.

24.3 상관된 workload
이 장에서는 network workload의 세 가지 측면이 독립적인 것으로 설명되었지만, 실제 application에서는 여러 측면 간에 강한 상관관계가 있을 수 있다. 예를 들어, 특정 노드 간 통신에서는 짧은 packet이 더 자주 발생하고, 긴 packet은 더 드물게 발생할 수 있다.

24.6 연습문제

24.3 Correlated workloads
이 장에서는 네트워크 workload의 세 가지 요소를 서로 독립적인 것으로 설명했지만, 실제 네트워크 애플리케이션에서는 이들 요소 간에 강한 상관관계가 존재할 수 있다. 예를 들어, 특정 source-destination pair 간의 통신에서는 긴 packet이 짧은 packet보다 더 드물게 나타날 수 있다. 이러한 상황이 발생할 수 있는 애플리케이션 예시를 설명하고, 이 상관관계를 injection process에 통합할 수 있는 방법을 제안하라.

24.4 Fairness of a coin
동전 하나를 받고, 이 동전이 공정한지 판단하라는 요청을 받았다. 즉, 앞면이 나올 확률이 50%이고 뒷면도 50%인지 확인하는 것이다. 처음 11회의 동전 던지기 결과는 다음과 같다:

{H, T, T, T, H, T, H, H, T, H, T}

이 결과는 5번의 앞면(H)과 6번의 뒷면(T)을 포함한다.

(a) 95%의 신뢰수준으로 이 동전이 거의 공정(앞면 확률이 49%~51%)하다고 말할 수 있는가? 아니라면, 이 동전에 대해 같은 신뢰수준으로 말할 수 있는 다른 특성이 있는가? 자유도는 11−1 = 10이며, Table 24.1의 Student's t-distribution이 유용할 것이다. 또한 앞면은 1, 뒷면은 0으로 할당해 분석해보라.

(b) 동전을 추가로 90번 던져서 총 101개의 샘플을 얻었고, 이 중 36번이 앞면(총 41번)이라면, 이 동전의 공정성에 대해 더 강한 결론을 낼 수 있는가?

24.5 Fairness of a die
Exercise 24.4와 유사한 실험을 수행하되, 동전 대신 정육면체 주사위를 사용하라. 평균값이 (1+2+3+4+5+6)/6 = 3.5로부터 ±0.05 이내에 있을 확률이 95% 이상이 될 때까지 주사위를 굴려라. 몇 번의 굴림이 필요했는가? (이 실험은 PRNG를 사용해 시뮬레이션하는 것이 더 빠를 수 있다.) 이때 confidence interval 계산에는 무한 자유도에 대한 Student’s t-distribution 값을 사용하라. 또한, 주사위가 공정한지(모든 면이 동일 확률로 나오는지)도 확인해보라. 아니라면, 이를 확인하기 위한 방법을 제안하라.

24.6 A single-phase simulation
Figure 24.7의 output queued switch 예제를 "단일 phase" simulation 방식으로 구성해 보자. 즉, ReadInputs와 WriteOutputs 함수를 하나로 통합하는 것이다. 이때 노드를 어떤 순서로 평가할 것인지 결정하는 데 문제가 발생할 수 있는 이유를 설명하라. 이 단일 phase 접근이 동작 가능한 상황이 있는가? 힌트: 시뮬레이션 대상 네트워크의 topology를 고려하라.

24.7 A lagging injection process
Section 24.4.2에서 설명한 lagging injection process를 네트워크 사이클마다 한 번 호출하는 pseudo-code로 작성하라. 네트워크 상태를 접근하기 위한 함수는 다음과 같다:

• sourceq_empty() : source queue가 비어 있으면 true 반환, 아니면 false
• get_net_time() : 현재 네트워크 시간 반환
• inject_packet() : injection process를 한 사이클 수행하고 packet이 생성되면 true, 아니면 false 반환

lagging source queue의 시간은 변수 q_time에 저장되어 있다고 가정한다.

24.8 Quality of a PRNG
다음 코드는 multiplicative linear congruential generator라고 알려진 흔한 PRNG 유형을 구현한 것이다.
이 구현은 [141]에서 언급된 FORTAN 라이브러리에서 사용된 것이다.

이때 0x8000000은 2³¹을 의미한다.
이 코드는 네트워크 시뮬레이터에서 다음처럼 목적지 노드를 선택하는 데 사용될 수 있다:

이 random number generator와 목적지 노드 생성을 구현하라. 생성된 목적지의 “randomness”에 대해 평가하라.
힌트: 이 PRNG는 좋은 난수 생성기가 아니다.

책 전반에서 살펴본 바와 같이, interconnection network의 설계는 성능 요구사항 명세와 몇 가지 패키징 및 비용 제약 조건으로부터 시작된다. 이러한 기준들이 해당 네트워크의 topology, routing, flow-control 선택을 이끈다. 이러한 설계 초기 결정들을 안내하기 위해, 우리는 zero-load latency와 throughput 같은 단순한 성능 예측 지표들을 소개했다. 물론 이 지표들은 네트워크에 대한 몇 가지 가정을 포함한다. 예를 들어, routing algorithm과 topology에 대한 대부분의 분석에서 이상적인 flow control을 가정했다. 네트워크 설계 초기에는 단순한 모델이 합리적이지만, 네트워크의 정확한 성능을 정확히 특성화하려면 더 정밀한 모델이 필요하다.

이 장에서는 먼저 네트워크의 기본적인 성능 지표들을 정의하고, 이 지표들을 어떻게 추정하고 해석하는지를 설명한다. 이어서 queuing model과 확률적 기법을 포함하는 상위 수준 네트워크 동작 모델링에 유용한 분석 도구들을 소개한다. 24장에서는 보다 정밀한 네트워크 시뮬레이터 사용을 다루고, 25장에서는 여러 네트워크 구성에서의 시뮬레이션 결과를 제시한다.

23.1 Interconnection Network 성능 측정 지표

특정 네트워크의 성능을 측정하고 표현하는 방법은 여러 가지가 있지만, 여기서는 throughput, latency, fault tolerance의 세 가지 기본 항목에 초점을 맞춘다. 이 용어들은 일반적으로 들릴 수 있으나, 그 정확한 정의는 어떻게 측정하느냐, 즉 측정 환경에 강하게 의존한다.

측정 구성

interconnection network의 표준 측정 구성은 그림 23.1에 나타나 있다. 네트워크 성능을 측정하기 위해, 네트워크의 각 terminal 또는 port에 terminal instrumentation을 부착한다. 이 instrumentation은 지정된 traffic pattern, packet 길이 분포, interarrival 시간 분포에 따라 packet을 생성하는 packet source를 포함한다. 각 terminal에서는 packet source와 네트워크 사이에 무한 깊이의 source queue가 존재한다. 이 source queue는 시뮬레이션 대상 네트워크의 일부는 아니며, traffic process와 네트워크를 분리하기 위해 사용된다. packet source와 source queue 사이에는 입력 packet을 카운트하고 각 packet의 시작 시간을 측정하는 input packet measurement process가 있다. 이 측정 프로세스는 반드시 source queue 이전에 위치해야 한다. 그래야 source에 의해 생성되었지만 아직 네트워크에 주입되지 않은 packet도 고려되며, packet의 latency가 source queue에서의 시간도 포함하게 된다. 각 출력 terminal에도 대응되는 측정 프로세스가 있어 packet을 카운트하고 각 packet의 종료 시간을 기록한다. throughput은 각 출력에서 도착한 packet을 카운트하여 측정하고, latency는 각 packet의 종료 시간에서 시작 시간을 뺀 값으로 측정한다.

Open-loop 측정

이러한 open-loop 측정 구성은 traffic parameter를 네트워크와 독립적으로 제어할 수 있게 해 준다. source queue가 없다면, packet source가 네트워크 terminal이 수용 불가능한 시점—예를 들어 input buffer가 가득 찼을 때—에 packet을 주입하려 할 수 있다. 이 경우, source가 생성한 traffic은 네트워크에 의해 영향을 받아 원래 지정한 traffic pattern이 아니게 된다. 우리는 일반적으로 특정 traffic pattern에서 네트워크를 평가하는 것이 목표이므로, throughput, latency, fault tolerance 측정을 위해 open-loop 방식을 사용한다.

Closed-loop 측정

네트워크가 traffic에 영향을 미치는 closed-loop 측정 시스템은 전체 시스템 성능을 측정할 때 유용하다. 예를 들어, multicomputer의 성능을 추정하려면 terminal instrumentation을 multicomputer processor 시뮬레이션으로 대체한 시뮬레이션을 수행한다. 생성되는 traffic은 실제 애플리케이션 실행 중 발생하는 프로세서 간 혹은 프로세서-메모리 간 메시지이다. 프로세서는 네트워크와 상호작용하므로 주입률은 쉽게 제어되지 않는다. 예를 들어, 메모리 응답을 기다리는 프로세서는 outstanding request 수 제한으로 인해 요청 수가 줄어든다. 이 설정에서는 보통 애플리케이션 실행 시간이 bandwidth, routing algorithm, flow control 같은 네트워크 parameter에 얼마나 민감한지 테스트하는 데 사용된다.

Steady-state 성능 측정

대부분의 경우, 우리는 네트워크의 정상 상태(steady-state) 성능, 즉 고정된 traffic source가 equilibrium에 도달한 후의 성능에 관심을 가진다. 네트워크가 equilibrium에 도달했다는 것은 평균 queue 길이가 정상 상태 값에 도달했다는 의미이다. 정상 상태 측정은 측정 대상 process가 stationary할 때만 의미 있다. 즉, process의 통계적 특성이 시간에 따라 변하지 않아야 한다. transient 성능 측정, 즉 traffic이나 구성 변화에 대한 네트워크의 응답도 때때로 관심 대상이지만, 대부분은 steady-state 측정에 초점을 둔다.

정상 상태 성능을 측정하기 위해 실험(또는 시뮬레이션)을 세 단계로 나눈다: warm-up, measurement, drain.

• Warm-up phase: 네트워크가 equilibrium에 도달할 수 있도록 N₁ 사이클을 실행하며, 이 기간 동안 packet은 측정되지 않는다.
• Measurement phase: N₂ 사이클 동안, source queue에 들어가는 모든 packet에 시작 시간이 태그되며, 이들을 measurement packet이라 부른다.
• Drain phase: measurement packet이 목적지에 모두 도달할 때까지 네트워크를 계속 실행한다. 도착한 packet의 종료 시간을 측정하고 기록한다. 이 측정 구간 동안 도착한 모든 packet은 throughput 측정을 위해 카운트된다. latency는 measurement packet의 시작 시간과 종료 시간으로 계산된다.

모든 measurement packet의 종료 시간을 측정하지 못하면 latency 분포의 꼬리 부분이 잘려 나가게 되므로, simulation을 충분히 길게 실행해야 한다.

※ 네트워크가 공정(fair)하지 않다면 마지막 measurement packet이 도달하는 데 많은 cycle이 걸릴 수 있다. 네트워크가 starvation에 취약하다면 drain phase가 끝나지 않을 수도 있다.

warm-up과 drain phase 동안에도 packet source는 packet을 계속 생성하지만, 이 packet은 측정 대상이 아니다. 그러나 이 packet은 background traffic으로서 measurement packet에 영향을 준다. N₁과 N₂ 값의 결정 방법은 24.3절에서 다룬다.

23.1.1 Throughput

Throughput은 특정 traffic pattern에서 네트워크가 packet을 전달하는 속도이다. 각 flow(즉, source-destination 쌍)에서 지정된 시간 동안 도착한 packet 수를 카운트하여 flow rate를 계산하고, 이로부터 전체 traffic pattern의 일부로서 얼마나 전달되었는지를 계산한다.

Throughput(accepted traffic)은 demand(offered traffic)과 대비된다. demand는 packet source가 packet을 생성하는 속도이다.

Throughput과 demand의 관계를 이해하기 위해 일반적으로 throughput(accepted traffic)을 demand(offered traffic)의 함수로 나타낸 그래프를 사용한다. (그림 23.2 참조) saturation 이하의 traffic 수준에서는 throughput이 demand와 같고, 이때 그래프는 직선이다. offered traffic이 계속 증가하면 결국 saturation에 도달하게 되며, 이는 throughput이 demand와 같게 유지되는 최대 수치이다. demand가 saturation을 넘으면 네트워크는 더 이상 동일한 속도로 packet을 전달할 수 없다.

packet이 생성되는 속도만큼 빠르게 전달되지 못하면 — 또는 적어도 우리가 요구하는 traffic pattern에 대해서는 — 네트워크는 saturation을 초과한 상태가 된다. saturation을 초과한 이후에도 안정적인 네트워크는 지정된 traffic pattern에 대해 최대 throughput을 유지하며 동작한다. 그러나 많은 네트워크는 불안정하며, saturation을 지나면 throughput이 급격히 떨어진다. 예를 들어, 그림 23.2의 네트워크는 안정적이며, saturation throughput은 전체 용량의 43%이다. 그림 23.3은 유사한 네트워크의 성능을 보여주는데, 이 또한 43%에서 saturation이 발생하지만, 그 이후 throughput이 급격히 하락하며 불안정하다. 이는 flow control mechanism의 unfairness 때문이며, 이러한 네트워크는 25.2.5절의 시뮬레이션 예제에서 더 자세히 분석된다.

throughput은 일반적으로 네트워크 용량의 일부로 표현된다. 이렇게 하면 네트워크의 성능을 더 직관적으로 이해할 수 있으며, 크기나 topology가 다른 네트워크 간의 비교도 가능하다. 예를 들어, 그림 23.2의 8-ary 2-mesh 네트워크의 총 용량은 U^,M=4b/k=b/2\hat{U},M = 4b/k = b/2U^,M=4b/k=b/2이다. 여기서 b는 channel bandwidth이다. 모든 source가 동일한 양의 traffic을 생성한다고 가정하면, 각 source는 bλ/2b\lambda/2bλ/2의 속도로 packet을 생성하며, 여기서 λ는 전체 용량 대비 offered traffic 비율이다. saturation은 이 용량의 43%에서 발생한다.

일부 불안정한 네트워크의 경우, saturation을 초과해도 전달된 packet의 총량은 일정하게 유지되지만, 이 packet들의 분포가 지정된 traffic pattern과 일치하지 않는다. 이러한 네트워크의 throughput을 정확히 측정하려면 특정 traffic pattern에 대한 throughput을 측정해야 한다. 이를 위해 네트워크의 모든 입력에 지정된 traffic을 적용하고, 각 flow에 대해 수용된 traffic을 별도로 측정한다. 지정된 traffic pattern에 대한 throughput은 모든 flow에 대해 수용된 traffic과 제공된 traffic의 비율 중 최소값으로 정의된다.

Θ=min⁡ij(λij′λij)\Theta = \min_{ij} \left( \frac{\lambda'_{ij}}{\lambda_{ij}} \right)Θ=ijmin​(λij​λij′​​)

saturation을 초과하여 demand를 증가시키면, 도착지로 전달된 traffic matrix는 다음과 같은 형태를 가진다고 볼 수 있다:

Λ′=ΘΛ+X\Lambda' = \Theta \Lambda + XΛ′=ΘΛ+X

즉, 목적지에 도달한 traffic은 우리가 원하는 traffic pattern의 Θ 단위와 추가적인 traffic X로 구성되며, X는 strictly positive한 행렬이다. throughput 측정 시 이 추가 traffic은 우리가 지정한 traffic pattern에 부합하지 않으므로 계산에 포함되지 않는다.

네트워크 불안정성은 종종 네트워크 내의 fairness 문제로 인해 발생한다. 과거에는 saturation 이후 평균 throughput만을 보고하는 경우가 많았으며, 이는 X에 대해 가산점을 주는 셈이다. 하지만 모든 flow 중 최소 throughput을 보고하면, 어떤 flow가 starvation되고 있는지를 확인할 수 있다. starvation은 일반적으로 unfair flow control의 결과이다. 그림 23.2에서는 saturation 이후에도 accepted traffic이 거의 일정하므로, 네트워크가 각 flow에 bandwidth를 공정하게 할당하고 있다고 볼 수 있다. 반면 그림 23.3에서는 saturation 이후 throughput이 급격히 감소하는데, 이는 flow control이 불공정하다는 것을 시사한다.

심지어 네트워크가 flow 간 bandwidth를 공정하게 할당하더라도, offered traffic이 증가함에 따라 accepted traffic이 줄어들 수 있다. 이는 non-minimal routing algorithm에 의해 발생할 수 있다. routing 결정이 불완전한 정보에 기반할 경우, contention이 증가하면서 misrouting도 늘어나고, 그 결과 packet이 더 많은 hop을 거치게 되어 channel load가 증가한다. 이러한 문제를 피하려면 routing algorithm을 신중히 설계해야 하며, 그렇지 않으면 saturation 이후 throughput이 빠르게 감소할 수 있다.

유사한 상황은 deadlock-free escape path를 사용하는 adaptive routing algorithm에서도 발생할 수 있다. offered traffic이 증가하면 더 많은 packet이 escape path로 밀려나고, accepted throughput은 결국 adaptive algorithm이 아닌 escape routing algorithm의 throughput 수준으로 떨어진다. 이 내용은 25.2절에서 추가로 다룬다.

offered traffic 대비 accepted traffic 그래프는 특정 traffic pattern에서 네트워크의 throughput 성능을 상세히 보여주지만, 여러 traffic pattern의 성능을 한눈에 보려면 saturation throughput에 대한 히스토그램을 그리는 것이 유용하다. 예를 들어, 10³ ~ 10⁶개의 무작위 permutation traffic pattern을 생성해 측정한 결과를 시각화할 수 있다. 이와 관련된 예시는 25.1절에 포함되어 있다.

23.1.2 Latency

Latency는 packet이 source에서 destination까지 네트워크를 통과하는 데 걸리는 시간이다. 지금까지 latency 평가는 주로 zero-load latency에 초점을 맞추었으며, 이는 shared resource에 대한 다른 packet들과의 contention에 의한 latency를 무시한다. contention latency를 모델링이나 시뮬레이션으로 포함하면 latency는 offered traffic의 함수가 되며, 이 함수를 그래프로 표현하면 도움이 된다. 그림 23.4는 latency vs. offered traffic 예시 그래프이다.

latency를 측정할 때는 그림 23.1의 측정 구성으로 traffic을 적용한다. 일반적으로 offered traffic αΛ를 α = 0에서 saturation throughput α = Θ까지 sweep한다. α > Θ인 traffic 수준에서는 latency가 무한대가 되어 측정이 불가능하다. 각 packet에 대해, source가 첫 번째 비트를 생성한 시점부터 마지막 비트가 네트워크를 빠져나가는 시점까지를 latency로 측정한다. 전체 latency는 모든 packet의 평균 latency로 보고된다. 경우에 따라서는 packet latency의 히스토그램, 최악의 packet latency, 특정 flow에 대한 통계도 유용하다. throughput과 마찬가지로 offered traffic은 네트워크 용량의 일부로 표시된다.

latency vs. offered traffic 그래프는 일정한 형태를 갖는다. 이는 zero-load latency의 수평 점근선에서 시작해, saturation throughput의 수직 점근선으로 향한다. low traffic 구간에서는 latency가 zero-load latency에 근접한다.

traffic이 증가함에 따라 contention도 증가하면서, packet은 buffer와 channel을 기다리게 되어 latency가 상승한다. 결국 offered traffic이 saturation throughput에 접근하면 latency 곡선은 수직 점근선에 근접하게 된다. 이 곡선의 형태는 기본적인 queuing theory (23.2.1절 참조)로 설명할 수 있다.

평균 latency도 유용하지만, 전체 또는 특정 subset에 대한 latency 분포를 분석하는 것도 의미 있다. 예를 들어, virtual-channel flow control을 사용하는 경우, 일부 채널은 high-priority traffic에 예약되어 있을 수 있다. 이럴 때 high-priority와 일반 traffic의 latency를 분리하여 분석하면 우선순위 정책의 효과를 평가할 수 있다. 또 하나의 유의미한 subset은 특정 source-destination pair 사이의 packet 전체이다. 특히 non-minimal routing algorithm을 사용하는 경우 유용하며, 해당 경로의 평균 길이를 추정하는 데 활용할 수 있다. 여러 latency 분포 그래프는 25.2절에 제시되어 있다.

23.1.3 Fault Tolerance

Fault tolerance는 하나 이상의 고장이 발생한 상태에서도 네트워크가 동작할 수 있는 능력을 의미한다. 네트워크의 fault tolerance에 대한 가장 중요한 정보는 고장 발생 시에도 정상적으로 동작할 수 있는지 여부이다. 어떤 node나 channel의 단일 고장이 있어도 (faulty terminal을 제외한) 모든 terminal 간 packet 전달이 가능한 경우, 해당 네트워크는 single-point fault tolerant하다고 한다. 많은 시스템에서는 단일 고장만 견딜 수 있어도 충분한데, 이는 단일 고장 확률이 낮고 동시에 여러 고장이 발생할 확률은 매우 낮기 때문이다. 또한 대부분의 고가용성 시스템은 고장이 발생하면 즉시 복구되므로 다른 고장이 발생하기 전에 faulty component가 교체된다.

fault tolerance 요구는 여러 설계 결정에 영향을 준다. 예를 들어, 네트워크가 single-point fault tolerant해야 한다면 deterministic routing을 사용할 수 없다. 특정 channel에 fault가 생기면, 그 경로를 사용하는 모든 node pair가 연결을 잃기 때문이다. fault가 발생해도 성능이 점진적으로 저하된다면, 이를 graceful degradation이라고 부른다. fault-tolerant 네트워크의 성능은 25.3절에서 다룬다.

23.1.4 Common Measurement Pitfalls

interconnection network의 성능을 측정할 때 자주 발생하는 오류가 몇 가지 있다. 저자들 자신도 과거에 이러한 실수를 저질렀으며, 여기에서 소개함으로써 독자들이 같은 실수를 반복하지 않기를 바란다.

Source queue 누락: 네트워크 성능을 측정하면서 source queue를 제대로 구성하지 않는 경우가 많다. 그림 23.5는 source queue의 효과가 누락되는 두 가지 경우를 보여준다. 그림 23.5(a)에서는 아예 source queue가 없다. 이 경우...

그림 23.5 설명

그림 23.5는 무한한 source queue 없이 네트워크 성능을 측정하려는 시도를 보여준다. 결과 시스템은 closed loop가 되며, 적용된 traffic pattern은 원래 의도한 패턴이 아니게 되고, 측정된 latency는 네트워크 진입을 대기한 시간을 포함하지 않는다.

• (a): 입력 채널이 바쁠 때 source는 packet을 drop하거나 입력이 가능해질 때까지 injection을 지연시켜야 한다. 후자의 경우, 이후 packet의 생성도 지연되어야 하며, 그렇지 않으면 queue가 필요하다. 어느 경우든 네트워크의 contention이 traffic pattern에 영향을 주게 된다.
• (b): source queue는 존재하지만, packet 카운팅과 timing이 source queue의 출력에서 시작된다.

source queue가 없이 수행된 측정은 두 가지 이유로 무효이다.
첫째, 측정 지점에서 적용된 traffic pattern이 우리가 의도한 것과 다르다. 예를 들어 그림 23.6의 간단한 두 노드 네트워크를 보자. 여기서 node 1에서 0으로, 그리고 0에서 1로 각각 1 단위의 traffic을 주입하도록 설정한다. 그러나 source queue 출력 이후에서 packet을 측정하면, 실제 routing에 수락된 0 → 1 방향의 0.1 단위 traffic만 카운트되며, 반대 방향은 전체 1 단위가 그대로 측정된다. 이 결과는 우리가 측정하고자 하는 traffic pattern이 아니다.

둘째, source queue를 생략하면 packet latency가 과소 추정된다. queue 깊이가 얕고 blocking flow control을 사용하는 네트워크에서는 고부하 상황에서 발생하는 contention latency의 대부분이 source queue에서 발생한다. 실제로 네트워크 내부로 packet이 들어가면, 빠르게 전달되는 경우가 많다. 입력 채널을 기다리는 시간을 제외하면 실제 latency보다 훨씬 낮은 값이 측정된다.

평균 throughput만 보고하는 문제

입력 측정에서는 source queue 생략이 문제였다면, 출력 측정에서는 flow별 최소 throughput이 아닌 평균 throughput을 보고하면 문제가 된다. 이 경우에도 실제 측정 대상 traffic pattern과 다른 결과가 나온다.

예를 들어 그림 23.6의 네트워크를 보자. 두 목적지에 도달한 traffic의 평균을 내면, 1과 0.1의 평균인 0.55 단위에서 saturation이 일어난다고 결론 내릴 수 있다. 그러나 실제로 네트워크는 아래와 같이 전달하고 있다:

Λ=0.1[0110]+[000.90]\Lambda = 0.1 \begin{bmatrix} 0 & 1 \\ 1 & 0 \end{bmatrix} + \begin{bmatrix} 0 & 0 \\ 0.9 & 0 \end{bmatrix}Λ=0.1[01​10​]+[00.9​00​]

즉, 지정된 traffic pattern의 0.1 단위만 전달되고 나머지는 추가 traffic일 뿐이다. flow 중 최소 수용량을 측정해야 정확한 throughput을 알 수 있다.

특정 flow가 starvation되는 네트워크에서는 평균 throughput만 보고하면 이러한 문제가 완전히 감춰진다. 예를 들어 chaotic routing에서는 네트워크 내부의 packet에 절대적인 우선권을 부여하므로, 일부 input에서는 네트워크가 바쁠 경우 packet이 전혀 진입하지 못해 완전히 starving될 수 있다. 이때 평균 throughput은 여전히 높게 유지되므로, 네트워크가 안정적인 것처럼 보이지만 실제로는 일부 flow가 완전히 차단된 불안정한 상태다.

Latency와 throughput을 함께 나타내는 그래프

일부 연구자는 latency vs. offered traffic 곡선과 accepted vs. offered traffic 곡선을 하나의 그래프로 표현하려 한다. 그림 23.7이 그 예시이다. 이 그래프는 latency를 accepted traffic의 함수로 나타내며, 곡선 위의 각 점은 offered traffic의 다양한 수준을 나타낸다. 불안정한 네트워크에서는 accepted traffic이 saturation 이후 감소하기 때문에, 곡선이 왼쪽으로 되돌아가는 모양을 보인다.

이런 형태의 가장 큰 문제점은 source queue가 측정에 포함되지 않았다는 것을 드러낸다는 점이다. source queue를 고려했다면, saturation을 초과한 모든 offered traffic에서 latency는 무한대가 되어야 하며, 곡선은 wrap-around되지 않고 최대 accepted traffic에서 점근선 형태로 끝나야 한다.

게다가 BNF(Burton Normal Form) 차트는 일반적으로 steady-state 성능을 반영하지 않는다. 대부분의 불안정한 네트워크에서는 saturation 직후 accepted traffic이 급격히 낮아진 후, 그 이후 offered traffic이 증가해도 그 수준에 머문다. 이는 saturation 이후 source queue가 무한히 커지기 시작하기 때문이며, steady-state에서는 큐 크기가 고정된 것이 아니라 무한이 된다. BNF 차트에서 gradual fold-back이 보인다면, simulation이 충분히 오래 실행되지 않았다는 뜻이다.

테스트 구간 동안 생성된 모든 packet을 측정하지 않은 경우

간혹 목적지에서 수신된 packet들의 latency 평균만을 측정하는 경우가 있는데, 이는 측정 구간 동안 생성된 모든 packet을 측정한 것이 아니므로 오류다. 이 경우 긴 latency를 가진 packet들은 측정에 포함되지 않아 latency 분포의 꼬리 부분이 잘리고 평균 latency도 과소 추정된다. warm-up 이후 생성된 packet의 unbiased 샘플을 사용해야 한다. arrival 기준으로 선택한 packet은 편향된 샘플이다.

무작위 traffic만 사용하는 문제

Uniform random traffic은 네트워크 채널 간 load를 자연스럽게 균등하게 분산시켜주는 아주 benign한 패턴이다. nearest-neighbor traffic보다는 약하지만, 거의 best-case workload에 가깝다. 이 때문에 좋지 않은 routing algorithm조차 무난하게 보이게 할 수 있다. 따라서 다양한 adversarial traffic pattern (3.2절 참조)과 충분히 많은 무작위 permutation을 함께 사용해야 한다.

23.2 Analysis

interconnection network의 성능을 측정하기 위해 여러 도구들이 존재한다. 분석(analysis), 시뮬레이션(simulation), 실험(experiment) 모두 네트워크 평가에서 중요한 역할을 한다.

우리는 일반적으로 수학적 모델을 통해 네트워크 성능을 추정하는 분석으로부터 시작한다. 분석은 적은 노력으로 근사적인 성능 수치를 제공하며, 다양한 요소들이 성능에 어떻게 영향을 미치는지를 파악할 수 있게 해 준다. 또한, 분석을 통해 다양한 파라미터나 설정을 가진 네트워크 전체에 대한 성능 예측을 할 수 있는 수식 집합을 도출할 수 있다.

하지만 분석은 보통 여러 가지 근사나 가정을 포함하게 되므로 결과의 정확도에 영향을 줄 수 있다.

분석을 통해 근사적인 결과를 얻은 후에는 보통 시뮬레이션을 수행하여 분석 결과를 검증하고 보다 정확한 성능 추정을 얻는다. 좋은 모델을 사용할 경우 시뮬레이션은 정확한 성능 예측을 제공하지만, 그만큼 시간이 많이 소요된다. 각 시뮬레이션 실행은 단일 네트워크 구성, traffic pattern, load point만 평가할 수 있다. 또한 시뮬레이션은 결과만 요약해서 보여주므로, 어떤 요인이 성능에 영향을 주었는지 직접적인 통찰을 제공하지는 않는다.

※ 하지만 적절한 instrumentation을 사용할 경우, 시뮬레이션을 통해 성능 문제를 진단할 수도 있다.

router의 타이밍과 arbitration을 무시하는 시뮬레이터는 정확도가 매우 낮은 결과를 낼 수 있다.
네트워크가 실제로 구축된 후에는, 실험을 통해 실제 성능을 측정하고 시뮬레이션 모델을 검증한다. 물론 이 시점에서 성능 문제가 발견되면 수정하기 어렵고, 시간과 비용이 많이 든다.

이 절에서는 네트워크 성능 평가의 첫 번째 단계인 **분석(analysis)**을 다룬다. 특히, analytic performance analysis를 위한 두 가지 기본 도구인 queuing theory와 probability theory를 소개한다. queuing theory는 packet이 대부분의 시간을 큐에서 대기하는 네트워크 분석에 유용하고, probability theory는 contention 시간이 주로 blocking에 의해 발생하는 경우에 적합하다.

23.2.1 Queuing Theory

interconnection network에서 packet은 많은 시간을 큐에서 대기하며 보낸다. 측정 구성에서의 source queue뿐 아니라, 경로상 각 단계의 input buffer들도 큐로 간주된다. queuing theory를 이용하여 각 큐에서 packet이 대기하는 평균 시간을 예측함으로써, packet latency의 구성 요소들을 근사할 수 있다.

queuing theory 전체를 다루는 것은 이 책의 범위를 넘지만, 이 절에서는 queuing theory의 기본 개념을 소개하고 이를 단순한 interconnection network 분석에 어떻게 적용할 수 있는지 설명한다. 보다 자세한 내용은 queuing theory 전문 서적 [99]을 참고하라.

그림 23.8은 기본적인 큐잉 시스템을 보여준다.
source는 초당 λ개의 packet을 생성한다. 이 packet들은 service를 기다리며 큐에 저장된다. server는 큐에서 순차적으로 packet을 꺼내 평균 T초의 시간 동안 처리하며, 평균 처리율은 μ = 1/T packet/초이다.

interconnection network에서의 packet source는 terminal에서 packet을 주입하거나 다른 node로부터 packet을 전달하는 channel이다. arrival rate λ는 input terminal에서 들어오는 traffic rate이거나, 네트워크 channel에 들어오는 traffic의 superposition일 수 있다. server는 네트워크에서 packet을 제거하는 terminal이거나, packet을 다른 node로 운반하는 channel이다. 두 경우 모두 service time T는 packet이 channel 또는 terminal을 통과하는 시간이며, packet 길이에 비례하므로 T = L/b로 표현된다.

Markov Chain을 이용한 모델링

분석을 단순화하기 위해, 우리는 현실과 다르다는 것을 알고 있으면서도 몇 가지 가정을 한다.

• 큐는 무한 길이를 가진다고 가정
• packet 간 도착 시간(inter-arrival time)과 service time은 exponential distribution을 따른다고 가정

exponential process는 memoryless라고도 하며, 새 이벤트(예: packet 도착)가 발생할 확률이 과거 이벤트에 영향을 받지 않는다. arrival과 service를 이렇게 단순화하면, queuing system을 Markov chain으로 모델링할 수 있다 (그림 23.9 참조).

그림 23.9의 Markov chain은 큐의 상태 전이를 나타낸다. 각 원은 큐의 상태를 나타내며, 해당 상태에서 큐에 존재하는 packet 수로 라벨링된다. packet은 λ의 속도로 큐에 도착하고, 이에 따라 상태는 오른쪽으로 전이된다. 반대로 packet이 큐에서 제거되면 μ의 속도로 왼쪽 상태로 전이된다.

정상 상태에서는 어떤 상태로 들어오는 속도와 나가는 속도가 같아야 한다.
예를 들어 상태 p₀에 대해서는 다음과 같다:

λp0=μp1⇒p1=λμp0=ρp0λp₀ = μp₁ \quad \Rightarrow \quad p₁ = \frac{λ}{μ}p₀ = ρp₀λp0​=μp1​⇒p1​=μλ​p0​=ρp0​

여기서 ρ = λ/μ 는 system의 duty factor이다. 이를 반복하면,

pi=ρip0p_i = ρ^i p₀pi​=ρip0​

또한 확률 합이 1이라는 조건을 적용하면:

∑i=0∞pi=p0∑i=0∞ρi=1⇒p0=1−ρ⇒pi=(1−ρ)ρi∑_{i=0}^{∞} p_i = p₀ ∑_{i=0}^{∞} ρ^i = 1 \Rightarrow p₀ = 1 - ρ \Rightarrow p_i = (1 - ρ)ρ^ii=0∑∞​pi​=p0​i=0∑∞​ρi=1⇒p0​=1−ρ⇒pi​=(1−ρ)ρi

기대 queue 길이 및 대기 시간

각 상태의 확률을 구했으므로, 큐에 있는 평균 entry 수(기대 queue 길이)는 다음과 같다:

E(NQ)=∑i=0∞ipi=ρ/(1−ρ)E(N_Q) = ∑_{i=0}^{∞} i p_i = ρ / (1 - ρ)E(NQ​)=i=0∑∞​ipi​=ρ/(1−ρ)

즉, 도착한 packet은 앞서 있는 packet들을 기다려야 하므로 평균 대기 시간은 다음과 같이 계산된다:

E(TW)=T×E(NQ)=Tρ/(1−ρ)=ρμ(1−ρ)E(T_W) = T × E(N_Q) = Tρ / (1 - ρ) = \frac{ρ}{μ(1 - ρ)}E(TW​)=T×E(NQ​)=Tρ/(1−ρ)=μ(1−ρ)ρ​

이 관계는 Little's law로 알려져 있다.

분산 및 다른 queue 유형

queue entry 수의 분산(variance)은 다음과 같다:

Var(NQ)=E(σNQ2)=ρ/(1−ρ)2Var(N_Q) = E(σ^2_{N_Q}) = ρ / (1 - ρ)^2Var(NQ​)=E(σNQ​2​)=ρ/(1−ρ)2

우리는 지금 M/M/1 queuing system에 대해 계산하였다. 이는 도착 및 서비스 시간이 exponential distribution을 따르며 server가 1개인 시스템이다.

다음은 기타 queue 유형과 비교한 결과:

• M/D/1 (deterministic service time)의 경우:

E(NQ)=ρ2(1−ρ)E(N_Q) = \frac{ρ}{2(1 - ρ)}E(NQ​)=2(1−ρ)ρ​

• M/G/1 (general service time)의 경우:

E(NQ)=λ2X22(1−ρ)E(N_Q) = \frac{λ^2 X^2}{2(1 - ρ)}E(NQ​)=2(1−ρ)λ2X2​

여기서 X²는 service time의 두 번째 모멘트이다. 많은 네트워크에서는 packet 길이, 즉 service time이 일정하거나 거의 일정하기 때문에, 일반적으로 위 식 (23.8) 또는 (23.9)를 사용하는 것이 식 (23.5)보다 더 적절하다.

주의할 점은, λ ≥ μ 또는 ρ ≥ 1인 경우 위 식들이 무효라는 것이다. 이때 latency는 무한이 되며, 위 식들은 음수를 반환하므로 적용할 수 없다.

네트워크 모델 예시: Butterfly Network

그림 23.10은 queuing theory를 사용하여 4-terminal butterfly network를 모델링하는 예를 보여준다.

• (a): 2-ary 2-fly 네트워크가 uniform traffic을 전달
• (b): 이를 queuing system으로 모델링

각 source는 λ 속도의 packet stream을 생성하는 source로, 각 destination은 service rate μ를 가지는 server로 모델링된다.

각 2×2 switch는 splitter(입력), combiner(출력), 그리고 output queue 두 개로 구성된다.

• splitter는 λ rate의 입력을 λ/2씩 나누어 각 switch 출력으로 보낸다.
• 각 combiner는 입력 두 개로부터 λ/2 stream을 받아 λ rate로 output queue로 전달한다.

각 switch의 output queue는 combiner에 의해 합쳐진 traffic을 받아들인다. 이 큐는 내부 채널에 의해 μc 속도로 서비스되며, 마지막 단계에서는 terminal에 의해 μ 속도로 서비스된다.

이러한 switch model은 Poisson arrival process의 특성을 활용한다. 즉, exponential inter-arrival time을 갖는 stream을 나누면 여전히 exponential 특성을 유지하는 stream들이 생성된다.

23.2.2 Probabilistic Analysis

queuing theory를 보완하기 위해, 우리는 probabilistic analysis를 사용하여 buffer가 없는 네트워크 또는 네트워크 구성 요소를 분석한다.
Section 2.6에서 dropping flow control이 적용된 네트워크의 성능을 추정하기 위해 probabilistic analysis를 사용한 예제를 이미 살펴본 바 있다. 이 절에서는 blocking flow control을 사용하는 네트워크의 성능을 어떻게 추정하는지 보여준다.

예를 들어, 그림 23.12(a)와 같은 blocking flow control과 queuing이 없는 2×2 switch를 생각해 보자. 각 출력 포트의 service time은 같고, deterministic하며, To로 설정한다. 두 입력의 traffic rate는 동일하며, λ₁ = λ₂ = λ이고, 양쪽 입력에서 나오는 traffic은 두 출력에 대해 균일하게 분포되어 있다고 가정한다. 즉, λᵢⱼ = λ / 2 (∀i, j).

i₁ 입력 채널이 바쁜(busy) 시간 Ti를 계산하기 위해, 먼저 i₁에 들어온 packet이 대기해야 할 확률 Pw를 계산한다:

Pw=λTo2=ρo2P_w = \frac{λ T_o}{2} = \frac{ρ_o}{2}Pw​=2λTo​​=2ρo​​

여기서 ρₒ = λ To 는 출력 링크의 duty factor이다.

packet이 대기해야 하는 경우, 평균 대기 시간 Twc는 다음과 같다:

Twc=To2T_{wc} = \frac{T_o}{2}Twc​=2To​​

이를 종합하면, 전체 packet에 대한 평균 대기 시간 Tw는:

Tw=PwTwc=λTo24=ρoTo4T_w = P_w T_{wc} = \frac{λ T_o^2}{4} = \frac{ρ_o T_o}{4}Tw​=Pw​Twc​=4λTo2​​=4ρo​To​​

결국 입력 채널의 busy 시간 Ti는 다음과 같다:

Ti=To+Tw=To(1+λTo4)=To(1+ρo4)T_i = T_o + T_w = T_o \left(1 + \frac{λ T_o}{4} \right) = T_o \left(1 + \frac{ρ_o}{4} \right)Ti​=To​+Tw​=To​(1+4λTo​​)=To​(1+4ρo​​)

이 식은 switch의 입력 측 busy 시간이 출력 링크의 duty factor에 비례해 증가함을 보여준다.

collision이 발생했을 때의 대기 시간 Twc는 service time의 분산에 큰 영향을 받는다. deterministic한 service time의 경우, 평균적으로 packet은 이미 처리 중인 packet의 중간 지점에서 도착하므로 Twc = To / 2가 된다. 만약 service time이 exponential 분포를 따른다면, 기대 대기 시간은 두 배로 증가하여:

Twc=To,Tw=λTo22=ρoTo2,Ti=To(1+ρo2)T_{wc} = T_o, \quad T_w = \frac{λ T_o^2}{2} = \frac{ρ_o T_o}{2}, \quad T_i = T_o \left(1 + \frac{ρ_o}{2} \right)Twc​=To​,Tw​=2λTo2​​=2ρo​To​​,Ti​=To​(1+2ρo​​)

이처럼 service time의 분산이 커지면 대기 시간도 증가한다. 이는 긴 service time을 가진 packet들이 전체 busy 시간에서 더 많은 비율을 차지하기 때문이다. multistage network를 분석할 때는 각 단계마다 분산이 다를 수 있다. 예를 들어, 그림 23.12의 switch는 deterministic한 출력 service time을 갖지만, 여전히 non-zero variance를 가진다.

23.3 Validation

queuing theory, probabilistic analysis, 또는 simulation이 interconnection network의 성능을 얼마나 정확하게 예측할 수 있는지는 해당 분석에서 사용한 모델의 정확도에 달려 있다.

모델이 네트워크의 모든 관련 동작을 정확하게 반영한다면, 분석은 매우 정확해질 수 있으며, 넓은 설계 공간을 빠르게 탐색하거나 성능에 영향을 주는 요인을 이해하는 데 강력한 도구가 될 수 있다. 반면, 중요한 네트워크 특성을 누락하거나 부적절한 근사치를 사용하면 실제 네트워크 성능과 크게 다른 결과가 나올 수 있다. 시뮬레이션도 마찬가지로, 부정확한 모델은 부정확한 결과를 낳는다.

Validation은 analytic model 또는 simulation model이 실제로 정확한지를 검증하는 과정이다. 예를 들어, 실제 네트워크에서 측정한 latency vs. offered traffic 데이터를 보유하고 있다면, 이를 사용해 simulation 또는 analysis 결과와 비교해 볼 수 있다. 결과가 일치하면 해당 모델이 중요한 요소들을 정확히 반영하고 있다고 판단할 수 있으며, 유사한 네트워크나 조건에서도 정확할 가능성이 높다.

실험 데이터가 없는 경우, 신뢰할 수 있는 simulation 결과를 기준으로 analytic model을 검증할 수도 있다. 그림 23.11은 이런 방식의 validation 예시다.

모델을 검증하려면 다양한 동작 지점과 네트워크 구성에서의 결과를 대표적인 데이터와 비교해야 한다. 특정 하나의 지점에서 모델이 정확하다고 해서, 매우 다른 조건에서도 정확할 것이라고 단정할 수는 없다. 예를 들어, zero-load latency를 정확히 예측한다고 해서 saturation 근처의 latency를 정확히 예측한다고 보장할 수는 없다.

23.4 사례 연구: BBN Monarch Network의 효율성과 손실

BBN Advanced Computer Systems는 Butterfly TC-2000 (Section 4.5)을 계승한 시스템으로 BBN Monarch [156]를 설계했다. Monarch는 많은 흥미로운 구조적 특징을 포함하고 있었지만, 결국 완성되지 못했다.

Monarch는 uniform-memory-access shared memory 시스템이었다. 최대 64K개의 processor가 butterfly-like 네트워크를 통해 N개의 memory module에 접근했다. 이 네트워크는 다음과 같은 특징을 가지고 있었다:

• dropping flow control 사용
• 목적지 memory module을 무작위화하기 위한 hashed memory address
• hot-spot traffic 처리를 위한 access combining 기법

접근은 **동기적(synchronous)**으로 이루어졌는데, 이는 combining을 단순화하기 위한 목적이었다. 시간은 frame으로 나뉘며, 각 processor는 frame 시작 시 1회의 memory access를 수행할 수 있었다. 같은 frame 내에서 같은 위치로 접근하는 요청들은 네트워크 내부 노드에서 결합(combine) 되어 단일 access packet으로 memory module로 전달되었다.

Monarch 네트워크는 그림 23.13과 같이 switch와 concentrator 단계를 번갈아 배치하여 구성되었다.

• 각 switch는 최대 12개의 입력과 32개의 출력을 가졌으며, 최대 4비트의 주소를 해석할 수 있었다.
• switch의 출력 포트는 그룹 단위로 구성되어, 같은 방향으로 여러 packet이 동시에 전송될 수 있도록 했다.
  예를 들어, 하나의 switch는 2포트씩 16개의 출력 그룹, 또는 4포트씩 8개의 출력 그룹으로 구성할 수 있었다.

packet은 switch의 어떤 입력 포트로 도착하든, 구성된 출력 그룹 내의 어떤 포트를 통해도 전송이 가능했다.

그림 23.13에 보이는 BBN Monarch 네트워크(1990)는 switch와 concentrator를 번갈아 배치한 stage들로 구성되어 있다. 각 stage에서의 concentration ratio는 효율성을 극대화하고 dropping flow control로 인한 손실을 최소화하기 위해 조정되었다. 각 채널은 직렬(serial) 방식으로 작동하며, 대역폭은 350 Mbit/s였다.

각 packet은 요청한 출력 그룹의 어느 채널이든 하나를 얻을 수 있으면 다음 stage로 진행했다. 그렇지 못하면 drop되었다.

Concentrator는 여러 개의 lightly loaded 채널을 더 적은 수의 heavily loaded 채널로 multiplexing하는 역할을 한다. 예를 들어, 여러 패키징 단계를 거쳐야 하는 고비용 채널 전에 이를 사용하는 방식이다.

• 각 concentrator 칩은 최대 32개의 입력과 12개의 출력을 지원한다.
• 모든 입력과 출력은 동등하며, 매 frame마다 32개 입력 중 어떤 12개에서든 도착한 최대 12개의 packet만이 출력으로 라우팅된다.
• 추가로 도착한 packet은 drop된다.

손실 확률 계산

probabilistic analysis를 이용하여 Monarch 네트워크 각 단계에서의 packet 손실 확률을 계산할 수 있다. 다음의 가정을 사용한다:

• 모든 입력 채널은 균일하게 load됨
• traffic은 출력에 대해 균일하게 분포됨
• address hashing과 access combining이 이 가정을 현실적으로 만들어 줌

어떤 switch가 I 개의 입력, G 개의 출력 그룹, 그리고 각 그룹당 C개의 채널을 가질 때, 입력 duty factor가 Pi라고 하자. 특정 입력 i가 특정 출력 그룹 j를 요청할 확률은 다음과 같다:

Pij=PiGP_{ij} = \frac{P_i}{G}Pij​=GPi​​

이때, k개의 입력이 같은 출력 j를 요청할 확률은 이항 분포를 따른다:

Pk=(Ik)(PiG)k(1−PiG)I−kP_k = \binom{I}{k} \left( \frac{P_i}{G} \right)^k \left( 1 - \frac{P_i}{G} \right)^{I - k}Pk​=(kI​)(GPi​​)k(1−GPi​​)I−k

출력 채널 j가 busy할 확률 Po는, k ≤ C인 경우에 대해 다음과 같이 계산된다.
k개의 요청 중 (C - k)/C 비율만큼은 채널이 idle이므로:

Po=1−∑k=0C−1(C−kC)PkP_o = 1 - \sum_{k=0}^{C-1} \left( \frac{C - k}{C} \right) P_kPo​=1−k=0∑C−1​(CC−k​)Pk​

이를 정리하면:

Po=1−∑k=0C−1(C−kC)(Ik)(PiG)k(1−PiG)I−k(23.14)P_o = 1 - \sum_{k=0}^{C-1} \left( \frac{C - k}{C} \right) \binom{I}{k} \left( \frac{P_i}{G} \right)^k \left( 1 - \frac{P_i}{G} \right)^{I - k} \tag{23.14}Po​=1−k=0∑C−1​(CC−k​)(kI​)(GPi​​)k(1−GPi​​)I−k(23.14)

효율성과 손실 계산

각 단계의 efficiency는 출력 traffic의 총합을 입력 traffic의 총합으로 나눈 값이다:

P(transmit)=GCPoIPi(23.15)P(\text{transmit}) = \frac{G C P_o}{I P_i} \tag{23.15}P(transmit)=IPi​GCPo​​(23.15)

손실률은 다음과 같다:

P(drop)=1−P(transmit)=1−GCPoIPi(23.16)P(\text{drop}) = 1 - P(\text{transmit}) = 1 - \frac{G C P_o}{I P_i} \tag{23.16}P(drop)=1−P(transmit)=1−IPi​GCPo​​(23.16)

표 23.1은 64K 포트를 갖는 Monarch 네트워크의 구성과 손실 분석 결과를 보여준다.
각 stage마다 식 (23.14)를 사용해 Po를 계산하고, 이 값을 다음 단계의 Pi로 사용하여 efficiency 및 손실률을 계산한다.

결과적으로 이 네트워크는 100% input load에서도 손실률 10% 미만을 달성할 수 있다.
단, 그 대가로 링크를 과도하게 구성하여 각 switch의 입력은 65% 미만, 각 concentrator의 입력은 25% 미만만 사용하도록 설계되었다. 이와 관련된 duty factor와 loss 간의 관계는 연습문제 23.7에서 탐구한다.

버퍼링의 영향

버퍼를 추가하면 output이 바쁠 때 packet을 drop하지 않고 대기시킬 수 있으므로 손실을 줄일 수 있다.
버퍼는 있지만 backpressure가 없는 경우, 모든 output이 busy하고 모든 버퍼가 가득 찼을 때만 packet이 drop된다. Monarch와 유사한 네트워크에 대해 buffering이 있는 경우의 분석은 연습문제 23.9에서 다룬다.

23.5 참고 문헌

• queuing theory의 일반적인 참고 문헌: Kleinrock [99]
• 네트워크에 특화된 모델링 기법: Bertekas [20]
• 네트워크의 probabilistic 분석 예시: Dally [46], Agarwal [2]
• 부분적으로 차 있는 유한 큐에 대한 분석 모델: Dally [47]
• k-ary n-cube 네트워크에서 deadlock에 대한 모델링: Pinkston and Warnakulasuriya [152]

23.6 연습문제

각 문제는 앞서 배운 개념과 분석 기법을 실제 적용해보는 연습이다.

(간략 정리)

• 23.1: 그림 23.10의 트래픽을 비균일하게 수정하여 latency vs. offered traffic 곡선 계산
• 23.2: 4:1 concentrator에서 over-subscription 확률과 average queuing delay 계산
• 23.3: dropping flow control의 queuing 모델 유도
• 23.4: 2-ary 3-fly 회로 스위칭 네트워크의 expected throughput 계산
• 23.5~23.6: k 입력 스위치 및 임의 traffic matrix에 대한 확률적 모델링 확장
• 23.7~23.8: Monarch 네트워크의 duty factor, cost와 loss 간의 관계 그래프화
• 23.9: 버퍼가 추가된 Monarch 네트워크에서 dropping 확률 계산 (F=8인 경우)
• 23.10~23.12: 위 문제들에 대한 simulation 수행 및 모델과의 비교 분석

Bus는 interconnection network 중 가장 단순하고 가장 널리 사용되는 형태이다. Bus는 여러 module을 단일 공유 채널로 연결하며, 이 채널은 broadcast 매체로 작동한다. Bus는 일반적으로 여러 signal line(또는 단일 line)으로 구성되며, 이들 라인은 모든 module에 연결된다. 하나의 module이 bus를 통해 메시지를 전송하면, 나머지 모든 module은 해당 메시지를 수신하게 된다. 많은 경우 메시지는 특정 module을 대상으로 하며, 나머지 module은 이를 무시한다. 종종 메시지를 수신한 module은 원래 송신자에게 응답 메시지를 보낸다. 예를 들어, memory로부터 데이터를 읽기 위해 processor는 읽을 word를 지정하는 메시지를 memory module에 보낸다. 그러면 memory module은 요청된 데이터를 담은 메시지를 processor에 보내 transaction을 완료한다. Bus protocol은 어느 module이 언제 전송 권한을 가지는지를 결정하며, module 간 메시지와 transaction을 정의한다.

Bus는 상위 계층의 communication protocol이 활용하는 두 가지 주요 속성을 가진다: broadcast와 serialization. Bus에서 multicast나 broadcast 메시지를 전송하는 비용은 point-to-point 메시지를 전송하는 것과 동일하다. 이는 모든 메시지가 물리적으로 모든 module에 broadcast되기 때문이다. 이로 인해 global 정보를 bus를 통해 쉽게 분배할 수 있다. 또한, 한 번에 하나의 module만 bus를 통해 메시지를 전송할 수 있으므로 메시지들은 직렬화되어, 고정된 명확한 순서로 발생한다. Snooping cache-coherence protocol은 이러한 두 가지 속성을 모두 활용한다. 예를 들어, 쓰기 작업 시 cache line의 주소를 모든 module에 broadcast하여 각자 local copy를 무효화하거나 갱신할 수 있도록 하고, write는 직렬화되어 특정 주소에 마지막으로 쓰인 값이 무엇인지 명확하게 한다. 반면, broadcast가 무료가 아니고 serialization에 명시적 동기화가 필요한 일반적인 interconnection network에서는 이러한 protocol이 훨씬 복잡해진다.

22.1 Bus의 기본 개념

아래 그림 22.1은 A부터 D까지 네 개 module을 연결하는 일반적인 bus의 datapath를 보여준다. 각 module은 양방향 인터페이스를 통해 bus에 연결되어 있으며, 이 인터페이스는 transmit enable(ET)이 활성화될 때 신호 T를 bus로 내보내고, receive enable(ER)이 활성화될 때 bus에서 신호를 읽어와 내부 신호 R에 저장하도록 한다. 예를 들어, module A가 module C로 메시지를 보내려면, A는 transmit enable ETA를 활성화하여 TA 신호를 bus에 출력한다. 같은 cycle 동안, module C는 receive enable ERC를 활성화하여 bus로부터 메시지를 수신하여 내부 receive signal RC에 저장한다.

물리적으로, bus는 하나의 도선(serial bus), 전체 메시지를 한 번에 전달하는 여러 도선(parallel bus), 또는 그 중간 형태로 구성될 수 있다. 중간 형태에서는 메시지를 작은 수의 parallel conductor를 통해 순차적으로 여러 cycle에 나눠 전송할 수 있다.

전기적으로, bus는 각 module과의 연결로 인해 발생하는 stub 및 임피던스 불연속성 때문에 고속 동작이 매우 어렵다. 이러한 전기적 이슈는 이 책의 범위를 벗어난다. 논리적으로는, transmit 인터페이스는 각 module이 transmit enable이 활성화될 때 bus에 신호를 출력할 수 있도록 해야 한다. transmit 인터페이스는 다음과 같은 방식이 될 수 있다: tri-state driver(그림 22.2[a]), open-drain driver(22.2[b]), 또는 dotted-emitter driver(22.2[c]). 후자의 두 방식은 중첩(overlap)에 강점이 있다.

그림 22.1: 일반적인 bus의 datapath
네 개 module (A~D)이 공유 bus를 통해 통신한다. 특정 시점에 하나의 module만 transmit signal T를 bus에 출력할 수 있으며, 이때 transmit enable ET가 활성화된다. 해당 신호는 bus를 통해 broadcast되며, 다른 module은 각자의 receive enable ER을 통해 이를 수신할 수 있다.

그림 22.2: 일반적인 bus 송신기 인터페이스
(a) tri-state driver, (b) open-drain driver, (c) dotted-emitter driver

여러 module이 동시에 transmit enable 신호를 활성화하더라도 전력과 접지가 단락되지 않도록 설계되어 있다. 수신 인터페이스는 bus의 신호 레벨에 적합한 수신기와 receive enable이 활성화될 때 메시지를 캡처하는 레지스터로 구성된다. serial 또는 multicycle bus에서는 이 레지스터가 여러 cycle에 걸쳐 메시지를 조립할 수 있다.

Bus는 cycle, message, transaction 단위로 동작한다. 다른 interconnection network와 마찬가지로, message는 송신자로부터 수신자 집합으로 전달되는 논리적 정보 단위이다. 예를 들어 memory 주소를 읽기 위해 processor module은 주소와 control 정보를 포함한 message를 하나 또는 여러 memory module로 보낸다. Serial bus에서는 메시지를 구성하는 각 phit를 여러 cycle에 걸쳐 전송해야 한다. transaction은 인과관계에 의해 연결된 메시지들의 연속으로 구성된다. 모든 transaction은 하나의 message로 시작하며, 해당 message에 의해 유발된 일련의 응답 메시지로 구성된다. 예를 들어 memory read transaction은 processor에서 memory module로 보내는 요청 메시지와, 선택된 memory module에서 processor로 응답하는 메시지로 구성된다.

Bus는 외부 시퀀싱 방식 또는 내부 시퀀싱 방식으로 동작할 수 있다. 외부 시퀀싱 bus에서는 모든 transmit/receive enable 신호가 외부 중앙 시퀀서에 의해 제어된다. 내부 시퀀싱 bus에서는 각 module이 bus protocol에 따라 자체적으로 enable 신호를 생성한다. 예를 들어, 마이크로코드 방식 processor는 centralized control logic이 enable 신호를 생성해 레지스터와 연산 유닛 간의 데이터 전송을 제어하는 외부 시퀀싱 bus를 사용하는 경우가 많다. 반면, 대부분의 processor-memory bus는 내부 시퀀싱 구조를 가지고 있다. processor가 bus 제어권을 획득하면 자체적으로 transmit enable을 생성하고, memory module은 bus 상의 메시지를 모니터링하여 요청 메시지를 수신하거나 응답 메시지를 전송할 시점을 결정한다.

Bus cycle은 동기식(synchronous) 또는 비동기식(asynchronous)일 수 있다.
그림 22.3
(a) 동기식 bus에서는 bus clock에 동기화된 cycle 단위로 동작한다. 송신자는 clock cycle 시작 시 bus에 데이터를 출력하고, 수신자는 clock cycle 종료 시 데이터를 수신한다.
(b) 비동기식 bus에서는 송신자가 데이터를 bus에 출력한 뒤 request 신호(Req)를 assert한다. 수신자는 이 신호를 보고 데이터를 수신하고 acknowledge 신호(Ack)를 assert하여 전송 완료를 알린다. 송신자가 Ack를 받으면 driver를 비활성화하여 다음 전송을 위해 bus를 해제한다.

내부 시퀀싱 bus에서 메시지를 전송하는 과정은 arbitration, addressing, transfer, acknowledgment 순으로 진행된다.

• Arbitration: 어떤 module이 transaction을 시작할지를 결정하며, 이긴 module은 bus master가 된다. 단순한 경우 processor만 항상 master가 되어 arbitration이 필요 없다.
• Addressing: 수신 module을 지정한다. 어떤 bus는 broadcast address를 먼저 보내고 다음에 directed message를 보낸다. 또 어떤 경우는 메시지 자체에 address를 포함한다. 예: 그림 22.4와 같이 Control, Address, Data 순서로 구성된 메시지 사용. 여기서 address는 bus 상의 module을 지정하며, memory address는 Data 필드에 포함된다.

그림 22.5: 단순한 bus 예시
Processor P와 16개의 memory module (M0~M15)을 연결하는 병렬 bus 구조.

• Control: 4비트 (cycle 종류)
• Address: 4비트 (memory module 선택)
• Data: 32비트 (주소 및 데이터 전송)

Read Transaction (Cycle 1~3)

1. Cycle 1: Processor가 Control = Rd, Address = M4, Data = 100016 전송
2. Cycle 2: Memory module M4 내부 접근 시간으로 idle
3. Cycle 3: M4가 Control = Reply, Data = 요청된 데이터 전송

Write Transaction (Cycle 4~6)

1. Cycle 4: Control = WrA, Data = 200016
2. Cycle 5: Control = WrD, Data = 123416
3. Cycle 6: M3가 Control = Ack 전송

timeout이 발생하면 bus 제어권은 processor로 다시 넘어가며, 이는 구현되지 않은 주소나 응답하지 않는 module로 인한 bus block을 방지한다.

22.2 Bus Arbitration

여러 module이 transaction을 시작할 수 있는 구조에서는 bus 사용 권한을 얻기 위해 arbitration이 필요하다. 이는 18장에서 설명한 어떤 arbitration 방식도 사용 가능하다.

Radial arbitration: 중심 arbiter에서 방사형으로 각 module과 연결되어 있으며, module은 request를 보내고 arbiter는 grant를 응답한다. 공정성을 위해 module은 마지막 cycle에서 request를 해제하거나, arbiter가 transaction을 감지하여 grant를 다음 module로 전환한다.

그림 22.7은 동기식 bus의 arbitration timing을 보여준다.

• Cycle 1: Module 1이 request 전송
• Cycle 2: Arbiter가 grant 부여
• Cycle 3: Module 1이 transaction 시작
  → 고정 master 방식에 비해 2 cycle의 latency가 추가됨

그림 22.6: Radial Arbitration을 사용하는 bus 구조
각 module은 transaction을 시작하고자 할 때 중앙 arbiter로 request 신호를 보낸다. Arbiter가 grant 신호로 응답하면 해당 module은 bus master가 되어 transaction을 시작한다.

module 1이 transaction을 진행하는 동안 module 2는 bus 요청을 대기해야 한다. arbitration으로 인해 첫 transaction 종료와 두 번째 시작 사이에 2 cycle의 idle 구간이 생긴다. 이 idle 구간은 다음 transaction에 대한 arbitration을 현재 transaction과 동시에 수행하는 pipelining 기법으로 제거할 수 있다.

중앙 arbiter 없이 동작하는 방식으로는 Daisy-chain arbitration이 있다 (그림 22.8). 여기서는 고정 우선순위 arbiter가 각 module에 분산되어 있고, module 간 carry 신호를 전달한다. module 1은 carry0를 high로 고정하므로 항상 request 시 grant를 받는다. module 1이 요청하지 않으면 carry가 다음 module로 전달된다. 하지만 이 방식은 고정 우선순위와 delay 문제로 인해 현대 시스템에서는 거의 사용되지 않는다.

또 다른 방식은 wire-OR bus를 이용한 Sequential Distributed Arbitration이다. open-drain 또는 emitter-follower transmitter를 사용하는 경우, 각 bus line은 모든 송신기의 출력을 OR한 결과를 나타낸다. 이를 활용해 module의 주소 비트 우선순위대로 arbitration을 수행할 수 있다.

그림 22.9: Wire-OR bus를 이용한 분산 arbitration 알고리즘

1. 우선순위의 최상위 비트부터 시작
2. 모든 module이 자신의 우선순위를 bus에 출력
3. 각 module은 bus에서 읽은 값이 자신의 비트보다 크면 경쟁에서 탈락
4. 최종적으로 가장 높은 우선순위를 가진 module만 남아 bus master가 됨

표 22.1: 분산 arbitration 예시

• 세 module의 우선순위: 1001(9), 1010(10), 0111(7)
• Cycle 1: OR 결과 1111 → priority 7 탈락
• Cycle 2: OR 결과 1011 → 모두 유지
• Cycle 3: OR 결과 1011 → priority 9 탈락
• Cycle 4: OR 결과 1010 → priority 10 승리

이 분산 arbitration 방식은 고정 우선순위(주소를 우선순위로 사용), least-recently-served(기존 master는 우선순위 0, 나머지는 증가) 등으로 구현할 수 있다.

장점: 별도의 중앙 제어 회로 없이 bus line만으로 구현 가능
단점: 느리고 arbitration 동안 bus 사용이 제한됨 → transaction과 arbitration 병렬 수행 불가능

Replicated Arbiter는 각 module에 arbiter 복사본을 배치하고 request 신호를 모든 복사본에 전달하는 방식이다. reset 시 모든 복사본은 동일한 상태에서 시작하며, 같은 입력으로 동일한 grant를 생성한다. 단, 다음과 같은 단점이 있다:

• 버스 라인 수와 로딩 증가
• State replication 문제 발생 가능 (soft error, 동기화 문제로 grant 충돌 발생 위험)
  → 이 문제를 방지하려면 복잡한 동기화 로직이 필요함

22.3 고성능 Bus Protocol

22.3.1 Bus Pipelining

앞서 본 그림 22.7에서처럼 arbitration 대기 시간 동안 bus가 idle 상태가 되면 성능이 저하된다. 특히 shared-memory multiprocessor처럼 거의 모든 transaction에 대해 arbitration이 필요한 경우 문제는 더 심각해진다. 이 경우 bus transaction의 각 phase를 pipeline으로 구성해 bus의 duty factor를 높일 수 있다.

그림 22.10은 memory write와 memory read transaction에 대한 pipeline sequence 및 reservation table을 보여준다.

• 위쪽: cycle 순서
• 왼쪽: 사용되는 자원
• 진한 음영: 해당 cycle에서 독점 사용
• 옅은 음영: 공유 가능

(a) Memory Write Transaction

• Cycle 1: AR (arbiter request)
• Cycle 2: ARB (arbitration decision)
• Cycle 3: AG (grant)
• Cycle 4: RQ (request),
• Cycle 5: ACK (acknowledge)

(b) Memory Read Transaction (memory latency = 1 cycle)

• Cycle 1~3: AR, ARB, AG
• Cycle 4: RQ (read request)
• Cycle 5: P (processing, memory access)
• Cycle 6: RPLY (reply)

→ pipeline 구조 덕분에 각 phase가 중첩 실행되어 bus 사용률이 향상된다.

AG cycle은 arbitration 결과로 grant가 요청자에게 전달되는 cycle이다. Arbitration이 끝난 후, read transaction은 다음과 같이 구성된다:

• RQ: 주소를 memory module로 전송
• P: memory access 수행
• RPLY: 데이터를 요청자에게 반환

Reservation table은 각 cycle 동안 어떤 자원이 사용 중인지 나타낸다.

• 진한 음영: 해당 cycle 동안 transaction이 독점적으로 사용하는 자원
• 옅은 음영: 여러 transaction이 동시에 사용할 수 있는 자원 (ex. arbitration, request 등)

Reservation table은 다음과 같은 간단한 규칙을 제공한다:
고정 지연을 가진 transaction은 그 reservation table이 독점 자원을 이미 다른 transaction이 점유하고 있지 않은 어떤 cycle에서도 시작할 수 있다.

→ 예시:

• read transaction은 한 cycle 간격으로 시작할 수 있으나, 세 번째 read는 두 cycle을 기다려야 함
• write transaction은 read 이후 최소 세 cycle을 기다려야 시작할 수 있음

그림 22.11은 pipelined bus에서 6개의 transaction(read 4개, write 2개)을 실행한 timing을 보여준다.

• unpipelined bus에서는 34 cycle이 걸리지만
• pipelined bus에서는 arbitration latency가 완전히 숨겨지며, 총 17 cycle에 완료된다.
• Read 4의 P cycle 동안 Read 5가 RQ를 issue하는 것처럼 reservation 충돌이 없는 경우 병행 가능

그러나 read 후 write가 나오는 경우 pipeline 구조 mismatch로 인해 idle cycle이 발생한다. 예를 들어 Write 2는 Read 1의 RPLY와 충돌하지 않기 위해 cycle 7까지 대기해야 한다.
→ 가변 지연이 있는 transaction이 포함될 경우 상황은 더 악화된다. 예: read의 P cycle이 0~20까지 걸릴 수 있다면, 그 동안 bus는 idle 상태가 된다.

22.3.2 Split-Transaction Buses

이러한 idle 문제는 transaction을 둘로 나누고 그 사이에 bus를 arbitration에 개방함으로써 해결할 수 있다. Split-transaction bus는 request와 reply 사이가 길고 가변적인 경우, bus 자원을 보다 효율적으로 사용하기 위해 사용된다.

그림 22.12는 Figure 22.11과 동일한 transaction sequence를 split-transaction으로 구성한 예다.
각 transaction은 다음과 같이 둘로 나뉜다:

1. RQ 메시지를 보내는 transaction
2. RPLY 또는 ACK 메시지를 보내는 transaction

예: Read 1은 cycle 4에서 RQ 전송 후 종료되고, Rply 1이 cycle 8에서 응답

• 이 구조에서 arbitration은 3 cycle이 걸리므로, request와 응답 사이 최소 지연은 4 cycle
• Latency는 증가하지만, waiting 동안 bus를 계속 사용할 수 있으므로 utilization은 극대화

그림 22.13은 transaction delay가 가변적인 경우의 이점을 보여준다.
(a) pipelined bus: 요청 후 응답을 위해 bus를 예약해야 하므로 다음 transaction이 대기해야 함
(b) split-transaction bus: RQ A 이후 RP A까지 대기 시간 동안 RQ B, C 및 그 응답을 병렬로 수행 가능

→ 단, 같은 cycle에 RP A와 RP C가 준비된다면 arbitration을 통해 한 쪽이 우선 처리되고 나머지는 대기

Split-transaction bus는 응답이 어떤 요청에 대한 것인지 식별하는 메커니즘이 필요하다.

• 일반 bus는 timing으로 응답을 식별하지만
• split-transaction bus는 응답 순서가 임의적이므로
• 각 request에 고유한 tag를 부여하고, 응답 메시지에도 해당 tag를 포함해 매칭해야 함

예:

• Sequent Symmetry: 요청자가 arbitration을 이기면 tag를 중앙 pool에서 받아 사용
• SCSI: tag는 source address, destination address, sequence number로 암묵적으로 구성됨

22.3.3 Burst Messages

Bus transaction은 arbitration, addressing, acknowledgment 등 고정 오버헤드가 존재하며, 단일 word 전송일 경우 payload보다 오버헤드가 클 수 있다 (100% 이상).

→ 이 오버헤드를 줄이기 위한 방법: burst message, 즉 여러 word를 하나의 메시지로 묶어 전송

그림 22.14는 burst mode 메시지의 효율성 향상을 보여준다.
(a) 단일 word 전송: 3 cycle 중 2 cycle이 오버헤드 → 효율 1/3
(b) 4 word 전송: 총 6 cycle 중 4 word 전송 → 효율 2/3
(c) 8 word 전송이면 효율은 8/(8+2) = 4/5

일반화: 오버헤드 x cycle, 데이터 n word 전송 시 효율 = n / (n + x)

→ 그렇다고 무조건 burst size를 크게 하면 안 된다.

• Burst size가 커질수록 high-priority requester의 대기 시간이 길어짐
• 예: 256-word burst이면 대기 시간이 258 cycle로 증가 → 많은 application에서 불가능

해결책:

• 일부 bus는 **burst 중단(interrupt)**과 재개(resume) 또는 **재시작(restart)**을 지원
• 예: 메시지 A(8-word burst)를 메시지 B가 중단하고, 이후 A가 재개됨
  • A 재개 시 tag로 해당 message임을 식별해야 함
  • 중단된 메시지가 여러 개일 경우 이 tag는 필수
  • 경우에 따라 메시지를 처음부터 재시작할 수도 있음

그림 22.15는 interruptible burst message의 예를 보여준다 (이후 페이지에서 등장).

그림 22.15: Burst interrupt and resume
Message A가 전송 중에 Message B에 의해 중단되고, 이후 다시 재개됨.

• 메시지를 abort하고 처음부터 다시 시작하는 방식은 중복된 데이터 전송으로 인해 성능을 떨어뜨릴 수 있다.
• 긴 메시지를 중단하는 것은 긴 패킷을 여러 flit으로 나누는 것과 유사하다.
  → 고우선순위 패킷이 전체 패킷 전송을 기다릴 필요 없이 채널 대역폭을 할당받을 수 있다.
  → 차이점: flit은 매번 overhead를 가지지만, bus message는 실제로 interrupt될 때만 resume overhead가 발생한다.

22.4 Bus에서 Network로의 전환

기존에는 bus로 수행되던 많은 통신 작업이 이제 network로 이전되고 있다.
→ 일부 설계자는 bus의 특성을 point-to-point network에서 재현하려 한다.

복제하기 쉬운 특성: 모든 module이 공통 interface를 사용하는 구조
복제하기 어려운 특성: 모든 transaction의 직렬화(serialization), 전체 module에 대한 broadcast

예: Peripheral Component Interconnect (PCI) 버스는

• 다양한 컴퓨터와 주변기기가 모듈화된 방식으로 상호운용할 수 있게 해 줌

Network에서도 Chapter 20에서 설명한 것처럼 공통 interface를 제공하지만,

• 표준화는 미비함 → 최근 PCI-Express, Infiniband, Fibre Channel Switched Fabric 등의 등장으로 점점 확산 중

문제:

• On-chip bus는 RC delay 문제로 인해 큰 단일 전기 노드로 구현 불가
  → 전기적 제약으로 인해 shared medium 사용이 어려움

해결책:

• OR network 기반 논리적 bus (그림 22.16): 각 module의 출력이 OR되어 하나의 신호로 병합
  • 단, linear OR chain과 repeater chain은 delay가 큼 → tree network로 개선 가능 (Exercise 22.5 참고)

Broadcast & Serialization 유지 시도:

• 예: snooping cache-coherence protocol
• 256-bit wide bus로 cache line을 병렬 전송 (대용량 전송은 빨라지지만, 여러 address cycle을 동시에 처리 못함)
  → 해결책: 여러 parallel bus 사용
  • ex) 4개의 parallel address bus를 운영
  • 순서 보장을 위해 낮은 index의 bus가 먼저 도착한 것으로 간주
  • 단점: 충돌 감지를 위한 logic이 선형 이상으로 증가 → 고비용

궁극적 해결:

• bus semantics 포기, network로 전환
  • broadcast가 필요한 경우에만 multicast 또는 분산 트리 사용
  • serialization이 필요한 경우, 특정 노드를 통해 모든 메시지를 전달해 순서 보장
  • → 관련된 메시지만 직렬화하고 나머지는 병렬 처리 가능

예: directory-based coherence를 사용하는 대규모 shared memory 시스템은 일반적인 interconnection network 기반에서 동작함

22.5 PCI Bus 사례 연구

가장 널리 사용되는 버스 중 하나는 PCI Bus이다.

• 임베디드 시스템부터 서버까지 다양한 시스템에서 사용
• 이 장에서 설명한 여러 bus 특성을 종합적으로 갖춤

PCI 특징:

• Synchronous bus, Multiplexed address/data line, Pipelined arbitration
• 32-bit / 64-bit 지원
• 33MHz / 66MHz / 133MHz
• 최고 성능: 64-bit at 133MHz → 1 GByte/s burst 가능

표 22.2: 주요 PCI 신호선 설명

예: 두 word PCI read transaction (그림 22.17)

• Cycle 1: FRAME# assert, AD에 주소, C/BE에 memory read 명령
• Cycle 2: IRDY# assert되지만 TRDY#는 아직 → 전송 안됨 (idle)
• Cycle 3: TRDY# assert됨 → IRDY# & TRDY# 둘 다 활성 → 1st word 전송
• Cycle 4: TRDY# 유지, IRDY#는 비활성 → 대기
• Cycle 5: IRDY# 재활성화 → 2nd word 전송
• Cycle 6: FRAME#과 IRDY# 모두 비활성 → transaction 종료
• Cycle 7: 다음 master가 transaction 시작 가능

Write transaction은 read와 유사하나

• data cycle 동안 initiator가 AD를 구동
• turnaround idle cycle 불필요

그림 22.18: PCI bus arbitration pipelining

• Cycle 1: module 1, 2가 동시에 REQ# assert
• Cycle 2: arbiter가 module 1에 GNT1# assert
• Cycle 3: module 1이 FRAME# assert 후 transaction 시작
• Cycle 4: arbiter는 GNT1# 비활성화, GNT2# 활성화 → 다음 master에게 grant

그림 22.17: PCI bus read transaction

• Cycle 1: initiator가 FRAME#을 assert하고 주소와 명령어(memory read)를 AD 및 C/BE에 제공
• Cycle 2: IRDY#는 assert되지만 TRDY#는 아직 → 전송 없음 (turnaround idle)
• Cycle 3: target이 TRDY# assert 및 데이터 전송 → 첫 번째 word 전송
• Cycle 4: target은 데이터 제공, IRDY#는 비활성 → 대기
• Cycle 5: IRDY# 재활성화 → 두 번째 word 전송
• Cycle 6: FRAME#과 IRDY# 모두 비활성화 → transaction 종료

그림 22.18: PCI bus arbitration

• Cycle 1: module 1과 2가 각각 REQ# assert
• Cycle 2: arbiter가 module 1에 GNT# 부여
• Cycle 3: module 1이 FRAME#을 assert하며 transaction 시작
• Cycle 5: FRAME#과 IRDY# deassert → transaction 종료
• Cycle 6: module 2가 FRAME#을 assert하며 다음 transaction 시작

PCI transaction은 split되지 않는다.

• Read transaction은 요청과 응답을 포함
• 단, latency가 긴 경우 bus 점유 방지를 위해 delayed transaction을 허용
  • target은 요청 정보를 latch한 후 TRDY# 대신 STOP#을 assert하여 transaction을 abort
  • initiator는 나중에 retry

→ delayed transaction은 split transaction과 유사하지만, 효율이 떨어지며 예외적인 경우에만 사용

PCI는 module 초기화를 위한 protocol 포함

• 일반 address cycle 외에, IDSEL이라는 radial select signal로 slot 번호 기반 addressing 수행
• 이를 통해 module의 configuration register를 read/write 가능
• 초기화 과정:
  • controller가 module type을 파악하기 위해 register 읽음
  • 이후 address와 옵션을 설정하기 위해 configuration register에 write

22.6 문헌 주석

Bus의 기원은 1940~50년대 초기 컴퓨터까지 거슬러 올라간다.

• Digital의 Unibus 이후 peripheral interface의 표준으로 자리 잡음
• 현대 예시: PCI bus, SCSI bus

1960~1980년대: 대부분의 미니/마이크로컴퓨터는 bus로 CPU와 memory 연결
→ 현대 PC는 north-bridge chip을 통한 point-to-point 연결로 대체됨

흥미롭고 고성능인 예:

• Rambus의 DRDRAM bus: high-bandwidth DRAM 연결
• Sonics의 on-chip network: point-to-point 연결로 OR-tree 구조 bus 실현
• Sun Ultra Enterprise 10,000: point-to-point 기반의 다중 address bus 사용
  → 이 사례들은 bus보다 network를 사용하는 이유를 뒷받침함

추가 정보: The Digital Bus Handbook에서 bus 기술에 대해 더 자세히 설명됨

22.7 연습문제

22.1 Multiplexed vs. Non-multiplexed bus 설계

• 모든 transaction은 32-bit 주소와 4-bit control 포함
• Read: 70%, 32-bit data를 slave → master
• Write: 30%, 32-bit data를 master → slave (주소 전송과 동시에 가능)
• 전체 40개 bus line 사용 가능
  → throughput 극대화 설계를 하라 (multiplexed 및 non-multiplexed 고려, pipelined 구조 가정)

22.2 Early win 분산 arbitration 최적화

• Figure 22.9의 분산 arbitration은 b비트 address일 때 b cycle 소요
• 일부 경우 더 빠르게 끝낼 수 있는 최적화 방법 제시
• i개의 module이 무작위로 요청할 때의 평균 arbitration 시간 시뮬레이션 (0 < i ≤ b, b=8)

22.3 Reply bus 분리된 pipelined bus

• Figure 22.11의 transaction을 reply bus가 별도로 존재하며 arbitration도 독립인 시스템에서 timing diagram 작성
• 처리 속도 비교

22.4 Bus에서의 Virtual channel

• 메시지를 flit 단위로 나누고 각 flit에 virtual channel tag를 추가
• 대형 메시지가 짧은 고우선 메시지에 의해 interrupt될 수 있게 함
  → flit size에 따른 오버헤드 vs. 최대 대기 시간 그래프 작성
  (최대 메시지: 64KB, VC: 8개)

22.5 Tree 기반 bus 구조

• Figure 22.16의 point-to-point OR bus를 tree로 재구성해 delay 최소화
• 조건:
  • chip 크기 12mm x 12mm
  • module: 2mm 정사각형
  • 2mm마다 repeater 필요
  • 2mm 이동 및 1 gate 통과 시 시간 = 1 단위
    → 36개 module로 구성 시 linear vs. tree 구조의 최대 latency 비교

22.6 Split-transaction 버스에서의 reply ordering 시뮬레이션

• tag를 쓰지 않고 request 순서에 따라 reply 순서를 고정하는 구조 비교
• transaction delay는 1~Tmax 사이 균등 분포
  → tagged vs. ordered-reply bus의 평균 latency 비교 시뮬레이션

Figure 22.17: PCI bus read transaction
Cycle 1: initiator가 FRAME#을 assert하고, AD에 주소를, C/BE에 명령어(memory read)를 출력함
Cycle 2: IRDY#는 assert되었지만, TRDY#는 아직 비활성 상태 → 데이터 전송 없음 (turnaround)
Cycle 3: target이 TRDY#를 assert하고 첫 번째 데이터를 전송함 → IRDY#와 TRDY# 모두 assert되어 전송 발생
Cycle 4: 두 번째 데이터는 준비되었지만, IRDY#는 아직 비활성 → 전송 지연
Cycle 5: IRDY#가 assert되어 두 번째 데이터 전송 완료. 이 cycle에서 FRAME#도 deassert되어 마지막 data cycle임을 의미
Cycle 6: FRAME#과 IRDY#가 모두 deassert되어 transaction 종료됨

Figure 22.18: PCI bus arbitration
Cycle 1: module 1과 module 2가 각각 REQ1#과 REQ2#를 assert
Cycle 2: arbiter가 GNT1#을 assert하여 module 1에 bus master 권한 부여
Cycle 3~5: module 1이 transaction 수행
Cycle 5 종료 시 FRAME#과 IRDY#가 deassert되어 transaction 종료가 signal됨
Cycle 6: module 2가 이를 감지하고 FRAME#을 assert하여 새로운 transaction 시작

PCI의 주요 특징 요약

• PCI는 split transaction을 지원하지 않는다. 한 read transaction에 요청과 응답이 모두 포함된다.
• 단, long latency operation 중 bus 점유를 방지하기 위해 abort 및 retry 메커니즘을 제공함
  → target은 요청 정보를 latch한 뒤, TRDY# 대신 STOP#을 assert하여 transaction을 중단
  → initiator는 나중에 transaction을 retry (PCI 용어로 delayed transaction이라 함)

Delayed transaction은 bus 점유 최소화 측면에서 split transaction과 유사하지만, 효율이 떨어지며 예외적 경우에만 사용됨

초기화 프로토콜

• 일반적인 AD bus를 통한 address 지정 외에 IDSEL(radial select signal)을 사용한 slot 기반 module 선택이 가능
• Configuration read/write cycle을 통해 module의 구성 레지스터를 접근할 수 있음
  → 예: module 종류를 식별하고, 주소 설정 및 옵션 구성

22.6 문헌 주석

Bus는 등장 시점을 특정하기 어려울 만큼 오래되었으며, 1940~50년대의 초기 컴퓨터에서도 사용되었다.

• Digital의 Unibus 이후 peripheral interface의 표준 구조가 되었다.
• PCI와 SCSI는 현대적인 예시
• 1960~80년대: 대부분의 minicomputer와 microcomputer는 memory를 CPU에 연결할 때 bus를 사용
• 현재는 north-bridge chip을 통한 point-to-point 연결로 대체

현대 예시

• Rambus의 DRDRAM bus: 고대역폭 DRAM 연결
• Sonics의 on-chip network: OR-tree 방식의 point-to-point bus 실현
• Sun Ultra Enterprise 10,000: point-to-point 방식으로 bus 구성 + 다중 address bus 사용

→ 네트워크 방식이 bus보다 성능, 비용, 확장성에서 유리함을 잘 보여줌

추가 정보는 The Digital Bus Handbook 참고

22.7 연습문제

22.1 Multiplexed vs. Non-multiplexed bus 설계

• 모든 transaction은 32-bit 주소 + 4-bit 제어 신호 필요
• Read: 전체 transaction의 70%, slave → master로 32-bit data 전송
• Write: 나머지 30%, master → slave로 32-bit data 전송 (주소와 동시에 전송 가능 시 그렇게 함)
• 전체 bus line 수: 40개
  → 최대 throughput을 갖는 bus 설계 제안 (multiplexed / non-multiplexed, pipelined 구조 가정)

22.2 Early win 분산 arbitration 최적화

• Figure 22.9의 방식: b비트 address일 경우 b cycle 필요
  → 일부 경우 더 빠르게 끝낼 수 있는 방법 제시
  → i개의 module이 무작위로 요청할 때 (0 < i ≤ b, b = 8), 평균 arbitration 시간 시뮬레이션 및 그래프화

22.3 Reply bus가 분리된 pipelined bus의 timing 분석

• Figure 22.11의 transaction 시퀀스를, 응답을 위한 별도 bus와 arbitration이 존재한다고 가정하고 timing diagram 작성
  → 처리 속도 비교

22.4 Bus에서의 Virtual channel 개념 분석

• 메시지를 flit 단위로 나누고 각 flit에 virtual-channel tag 부여
• 고우선순위 짧은 메시지가 대형 메시지를 interrupt할 수 있음
  → flit size를 함수로 하여 overhead와 최대 대기 시간 그래프 작성
  (가정: 최대 메시지 64KB, virtual channel 8개)

22.5 Tree 기반 bus 지연 비교

• Figure 22.16의 point-to-point 기반 bus를 tree 구조의 OR-network와 repeater chain으로 개선
• 조건:
  • chip 크기 12mm², module 크기 2mm²
  • 2mm마다 repeater 또는 logic gate 필요
  • wire 2mm + gate 1개 = 1 단위 시간
    → 36 module 구성 시 linear vs. tree 구조에서 최대 latency 비교

22.6 Split-transaction 버스에서의 tagged vs. ordered reply 시뮬레이션

• Tag 사용 없이 요청 순서를 따라 응답 순서를 고정
  → 응답은 위치 기반으로 식별됨
• transaction delay는 1~Tmax 사이 균등 분포
  → tagged bus vs. ordered-reply bus의 평균 latency 비교 시뮬레이션 수행